JPH0568797B2 - - Google Patents
Info
- Publication number
- JPH0568797B2 JPH0568797B2 JP61284646A JP28464686A JPH0568797B2 JP H0568797 B2 JPH0568797 B2 JP H0568797B2 JP 61284646 A JP61284646 A JP 61284646A JP 28464686 A JP28464686 A JP 28464686A JP H0568797 B2 JPH0568797 B2 JP H0568797B2
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- effect transistor
- mos field
- data
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005669 field effect Effects 0.000 claims description 45
- 239000004065 semiconductor Substances 0.000 claims description 13
- 238000013500 data storage Methods 0.000 description 20
- 230000014759 maintenance of location Effects 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は半導体記憶装置に関し、特に3トラ
ンジスタ形のメモリセルに関するものである。
ンジスタ形のメモリセルに関するものである。
[従来の技術]
第5図は、最初に入力されたデータが最初に読
出されるFIFO(first in first out)メモリ等に用
いられる従来の3トランジスタ形メモリセルの回
路図である。
出されるFIFO(first in first out)メモリ等に用
いられる従来の3トランジスタ形メモリセルの回
路図である。
このメモリセルは、データ蓄積用のトランジス
タ1と、データ書込用のトランジスタ2と、デー
タ読出用のトランジスタ3とから構成されてお
り、これらのトランジスタ1,2,3としてnチ
ヤネル形MOS電界効果トランジスタが用いられ
ている。これらのトランジスタ1,2,3は同一
のしきい値電圧VTH(0.7V)を有している。こ
のメモリセルは、データ蓄積用のトランジスタ1
のゲート・ドレイン間の寄生容量4における電荷
の有無によつて「1」および「0」の情報を表わ
すものである。データ蓄積用のトランジスタ1の
ゲートにはデータ書込用のトランジスタ2のソー
ス・ドレインを介して書込データビツト線5が接
続されており、データ書込用のトランジスタ2の
ゲートには書込用の選択線6が接続されている。
データ書込用のトランジスタ2は書込ゲートとし
て働く。また、データ蓄積用のトランジスタ1の
ソースにはデータ読出用のトランジスタ3のソー
ス・ドレインを介して読出データビツト線7が接
続されており、データ読出用のトランジスタ3の
ゲートには読出用の選択線8が接続されている。
データ読出用のトランジスタ3は読出ゲートとし
て働く。
タ1と、データ書込用のトランジスタ2と、デー
タ読出用のトランジスタ3とから構成されてお
り、これらのトランジスタ1,2,3としてnチ
ヤネル形MOS電界効果トランジスタが用いられ
ている。これらのトランジスタ1,2,3は同一
のしきい値電圧VTH(0.7V)を有している。こ
のメモリセルは、データ蓄積用のトランジスタ1
のゲート・ドレイン間の寄生容量4における電荷
の有無によつて「1」および「0」の情報を表わ
すものである。データ蓄積用のトランジスタ1の
ゲートにはデータ書込用のトランジスタ2のソー
ス・ドレインを介して書込データビツト線5が接
続されており、データ書込用のトランジスタ2の
ゲートには書込用の選択線6が接続されている。
データ書込用のトランジスタ2は書込ゲートとし
て働く。また、データ蓄積用のトランジスタ1の
ソースにはデータ読出用のトランジスタ3のソー
ス・ドレインを介して読出データビツト線7が接
続されており、データ読出用のトランジスタ3の
ゲートには読出用の選択線8が接続されている。
データ読出用のトランジスタ3は読出ゲートとし
て働く。
次にこのメモリセルの動作について説明する。
読出データビツト線7は通常、正電位VPRにプ
リチヤードされており、書込用の選択線6および
読出用の選択線8は通常、0電位に保たれてい
る。書込時には、書込用の選択線6を正電位に
し、読出用の選択線8を0電位に保つておく。
「1」を書込む場合には、書込データビツト線5
を所定の正電位に保つと、この電位がデータ書込
用のトランジスタ2を通してデータ蓄積用のトラ
ンジスタ1に伝達され、寄生容量4が充電され
る。
リチヤードされており、書込用の選択線6および
読出用の選択線8は通常、0電位に保たれてい
る。書込時には、書込用の選択線6を正電位に
し、読出用の選択線8を0電位に保つておく。
「1」を書込む場合には、書込データビツト線5
を所定の正電位に保つと、この電位がデータ書込
用のトランジスタ2を通してデータ蓄積用のトラ
ンジスタ1に伝達され、寄生容量4が充電され
る。
また、「0」を書込む場合には、書込データビ
ツト線5を0電位に保つと、この0電位がデータ
書込用のトランジスタ2を通してデータ蓄積用の
トランジスタ1に伝達され、寄生容量4が放電さ
れる。
ツト線5を0電位に保つと、この0電位がデータ
書込用のトランジスタ2を通してデータ蓄積用の
トランジスタ1に伝達され、寄生容量4が放電さ
れる。
その後、書込用の選択線6を0電位に戻すこと
により「1」または「0」の情報がメモリセル9
内に保持される。データ蓄積用のトランジスタ1
の寄生容量4はサブスレツシヨルド電流等による
リーク電流により放電あるいは充電されて徐々に
情報が消失してしまうので、一定時間内にリフレ
ツシユするかまたはデータを読出す必要がある。
により「1」または「0」の情報がメモリセル9
内に保持される。データ蓄積用のトランジスタ1
の寄生容量4はサブスレツシヨルド電流等による
リーク電流により放電あるいは充電されて徐々に
情報が消失してしまうので、一定時間内にリフレ
ツシユするかまたはデータを読出す必要がある。
読出時には、読出用の選択線8を正電位にし、
書込用の選択線6を0電位に保つておく。メモリ
セル9内に「1」がストアされて寄生容量4が正
電位に充電されている場合には、予めVPRにプリ
チヤージされていた読出データビツト線7は、デ
ータ読出用のトランジスタ3およびデータ蓄積用
のトランジスタ1を通して0電位まで放電する。
一方、メモリセル9内に「0」がストアされて寄
生容量4の電位が0電位である場合には、データ
蓄積用のトランジスタ1が非導通の状態であるの
で、読出データビツト線7の電位はプリチヤージ
電圧VPRを維持する。したがつて、読出データビ
ツト線7の電位を調べることによつて、メモリセ
ル9に記憶された情報を知ることができる。
書込用の選択線6を0電位に保つておく。メモリ
セル9内に「1」がストアされて寄生容量4が正
電位に充電されている場合には、予めVPRにプリ
チヤージされていた読出データビツト線7は、デ
ータ読出用のトランジスタ3およびデータ蓄積用
のトランジスタ1を通して0電位まで放電する。
一方、メモリセル9内に「0」がストアされて寄
生容量4の電位が0電位である場合には、データ
蓄積用のトランジスタ1が非導通の状態であるの
で、読出データビツト線7の電位はプリチヤージ
電圧VPRを維持する。したがつて、読出データビ
ツト線7の電位を調べることによつて、メモリセ
ル9に記憶された情報を知ることができる。
読出データビツト線7の電位は、読出データビ
ツト線7の一端に接続されたセンスアンプ(図示
せず)を用いて増幅し、高速に読出すこともでき
る。
ツト線7の一端に接続されたセンスアンプ(図示
せず)を用いて増幅し、高速に読出すこともでき
る。
[発明が解決しようとする問題点]
上記のように構成された従来の3トランジスタ
形メモリセルにおいては、リーク電流等により一
定のデータ保持時間の後、記憶されたデータが消
失するという問題があつた。また、このメモリセ
ルを大規模なセルアレイに構成した場合、読出デ
ータビツト線7の容量が大きくなるので、この読
出データビツト線7の放電時間が長くなり、読出
時間が増大するという問題もあつた。
形メモリセルにおいては、リーク電流等により一
定のデータ保持時間の後、記憶されたデータが消
失するという問題があつた。また、このメモリセ
ルを大規模なセルアレイに構成した場合、読出デ
ータビツト線7の容量が大きくなるので、この読
出データビツト線7の放電時間が長くなり、読出
時間が増大するという問題もあつた。
この発明は上記のような問題点を解消するため
になされたもので、データ保持時間が長く信頼性
が高く、しかも読出時間を短縮できるメモリセル
を得ることを目的とする。
になされたもので、データ保持時間が長く信頼性
が高く、しかも読出時間を短縮できるメモリセル
を得ることを目的とする。
[問題点を解決するための手段]
この発明は、少なくとも1本のビツト線と前記
ビツト線に接続される複数のメモリセルと前記メ
モリセルを選択するための選択線とを備え、前記
メモリセルは、情報を蓄積するための第1の
MOS電界効果トランジスタと、前記ビツト線の
情報を前記第1のMOS電界効果トランジスタに
書込むための第2のMOS電界効果トランジスタ
と、前記第1のMOS電界効果トランジスタに蓄
積された情報を前記ビツト線に読出すための第3
のMOS電界効果トランジスタとからなる半導体
記憶装置において、前記ビツト線は、書込用ビツ
ト線と読出用ビツト線とからなり、また、前記選
択線は、書込用選択線と読出用選択線とからな
り、前記第1のMOS電界効果トランジスタのゲ
ートは前記第2のMOS電界効果トランジスタの
ソース、ドレインを介して書込用ビツト線に接続
され、前記第1のMOS電界効果トランジスタの
ソースは前記第3のMOS電界効果トランジスタ
のソース、ドレインを介して読出用ビツト線に接
続され、また、前記第2のMOS電界効果トラン
ジスタのゲートは書込用選択線に接続され、前記
第3のMOS電界効果トランジスタのゲートは読
出用選択線に接続されており、前記第1のMOS
電界効果トランジスタのしきい値電圧VTD、前記
第2のMOS電界効果トランジスタのしきい値電
圧VTW、および前記第3のMOS電界効果トラン
ジスタのしきい値電圧VTRが次の関係を有するよ
うに設定したものである。
ビツト線に接続される複数のメモリセルと前記メ
モリセルを選択するための選択線とを備え、前記
メモリセルは、情報を蓄積するための第1の
MOS電界効果トランジスタと、前記ビツト線の
情報を前記第1のMOS電界効果トランジスタに
書込むための第2のMOS電界効果トランジスタ
と、前記第1のMOS電界効果トランジスタに蓄
積された情報を前記ビツト線に読出すための第3
のMOS電界効果トランジスタとからなる半導体
記憶装置において、前記ビツト線は、書込用ビツ
ト線と読出用ビツト線とからなり、また、前記選
択線は、書込用選択線と読出用選択線とからな
り、前記第1のMOS電界効果トランジスタのゲ
ートは前記第2のMOS電界効果トランジスタの
ソース、ドレインを介して書込用ビツト線に接続
され、前記第1のMOS電界効果トランジスタの
ソースは前記第3のMOS電界効果トランジスタ
のソース、ドレインを介して読出用ビツト線に接
続され、また、前記第2のMOS電界効果トラン
ジスタのゲートは書込用選択線に接続され、前記
第3のMOS電界効果トランジスタのゲートは読
出用選択線に接続されており、前記第1のMOS
電界効果トランジスタのしきい値電圧VTD、前記
第2のMOS電界効果トランジスタのしきい値電
圧VTW、および前記第3のMOS電界効果トラン
ジスタのしきい値電圧VTRが次の関係を有するよ
うに設定したものである。
|VTW|>|VTD|かつ|VTW|>|VTR|
[作用]
この発明に係る半導体記憶装置のメモリセルに
おいては、情報を書込むための書込ゲートとして
働く第2のMOS電界効果トランジスタのしきい
値電圧を高く設定することによつて情報の保持時
間が増大する。一方、情報蓄積用の第1のMOS
電界効果トランジスタおよび情報を読出すための
読出ゲートとして働く第3のMOS電界効果トラ
ンジスタのしきい値電圧を低く設定することによ
つて読出時間が短縮する。
おいては、情報を書込むための書込ゲートとして
働く第2のMOS電界効果トランジスタのしきい
値電圧を高く設定することによつて情報の保持時
間が増大する。一方、情報蓄積用の第1のMOS
電界効果トランジスタおよび情報を読出すための
読出ゲートとして働く第3のMOS電界効果トラ
ンジスタのしきい値電圧を低く設定することによ
つて読出時間が短縮する。
[実施例]
以下、この発明の一実施例を図面を用いて説明
する。
する。
第1図はこの発明によるFIFOメモリのメモリ
セルの回路図である。このメモリセルは、データ
蓄積用のトランジスタ1と、データ書込用のトラ
ンジスタ2と、データ読出用のトランジスタ3と
から構成されており、これらのトランジスタ1,
2,3としてnチヤネル形MOS電界効果トラン
ジスタが用いられている。データ蓄積用のトラン
ジスタ1のゲートにはデータ書込用のトランジス
タ2のソース・ドレインを介して書込データビツ
ト線5が接続されており、データ書込用のトラン
ジスタ2のゲートには書込用の選択線6が接続さ
れている。また、データ蓄積用のトランジスタ1
のソースには読出用のトランジスタ3のソース・
ドレインを介して読出データビツト線7が接続さ
れており、読出用のトランジスタ3のゲートには
読出用の選択線8が接続されている。メモリセル
の領域は9で示されている。
セルの回路図である。このメモリセルは、データ
蓄積用のトランジスタ1と、データ書込用のトラ
ンジスタ2と、データ読出用のトランジスタ3と
から構成されており、これらのトランジスタ1,
2,3としてnチヤネル形MOS電界効果トラン
ジスタが用いられている。データ蓄積用のトラン
ジスタ1のゲートにはデータ書込用のトランジス
タ2のソース・ドレインを介して書込データビツ
ト線5が接続されており、データ書込用のトラン
ジスタ2のゲートには書込用の選択線6が接続さ
れている。また、データ蓄積用のトランジスタ1
のソースには読出用のトランジスタ3のソース・
ドレインを介して読出データビツト線7が接続さ
れており、読出用のトランジスタ3のゲートには
読出用の選択線8が接続されている。メモリセル
の領域は9で示されている。
データ蓄積用のトランジスタ1はしきい値電圧
VTDを有し、データ書込用のトランジスタ2はし
きい値電圧VTWを有し、データ読出用のトランジ
スタ3はしきい値電圧VTRを有している。データ
蓄積用のトランジスタ1のしきい値電圧VTDおよ
びデータ読出用のトランジスタ3のしきい値電圧
VTRは低く、データ書込用のトランジスタ2のし
きい値電圧VTWは高く設定されている。ここでは
たとえばVTD=VTR=0.6V、VTW=0.8Vとする。
VTDを有し、データ書込用のトランジスタ2はし
きい値電圧VTWを有し、データ読出用のトランジ
スタ3はしきい値電圧VTRを有している。データ
蓄積用のトランジスタ1のしきい値電圧VTDおよ
びデータ読出用のトランジスタ3のしきい値電圧
VTRは低く、データ書込用のトランジスタ2のし
きい値電圧VTWは高く設定されている。ここでは
たとえばVTD=VTR=0.6V、VTW=0.8Vとする。
このメモリセルの動作は、従来のメモリセルと
同様で、書込時には、書込用の選択線6を正電位
にすると、データ書込用のトランジスタ2がオン
し、書込データビツト線5の「1」または「0」
の情報がデータ蓄積用のトランジスタ1の寄生容
量4に蓄積される。また、読出時には、読出用の
選択線8を正電位にするとデータ読出用のトラン
ジスタ3がオンし、データ蓄積用のトランジスタ
1に「1」の情報が蓄積されていると予めプリチ
ヤージされている読出データビツト線7が放電さ
れて零電位になり、データ蓄積用のトランジスタ
1に「0」の情報が蓄積されていると読出データ
ビツト線7の電位は維持される。
同様で、書込時には、書込用の選択線6を正電位
にすると、データ書込用のトランジスタ2がオン
し、書込データビツト線5の「1」または「0」
の情報がデータ蓄積用のトランジスタ1の寄生容
量4に蓄積される。また、読出時には、読出用の
選択線8を正電位にするとデータ読出用のトラン
ジスタ3がオンし、データ蓄積用のトランジスタ
1に「1」の情報が蓄積されていると予めプリチ
ヤージされている読出データビツト線7が放電さ
れて零電位になり、データ蓄積用のトランジスタ
1に「0」の情報が蓄積されていると読出データ
ビツト線7の電位は維持される。
次にこの発明のメモリセルを用いたFIFOメモ
リについて説明する。
リについて説明する。
FIFOメモリは、送られてくるデータを順に記
憶しながら、それまで記憶したデータを先着順に
出力の要求に応じて送り出すものであり、主とし
て、処理速度が異なるシステム間でのデータ交換
のためのバツフア機能として用いることができ
る。
憶しながら、それまで記憶したデータを先着順に
出力の要求に応じて送り出すものであり、主とし
て、処理速度が異なるシステム間でのデータ交換
のためのバツフア機能として用いることができ
る。
第2図はこのFIFOメモリの概略構成図である。
図において、メモリセルアレイ10は第1図のメ
モリセルが複数個配されたものである。書込用リ
ングポインタ20は前記メモリセルアレイ10の
中からデータを書込むべきメモリセルを指定する
ものであり、読出用リングポインタは前記メモリ
セルアレイ10の中からデータを読出すべきメモ
リセルを指定するものである。書込用リングポイ
ンタ20の出力線は書込ワード線としてメモリセ
ルアレイ10内のメモリセルに接続され、読出用
リングポインタ30の出力線は読出ワード線とし
てセルアレイ10内のメモリセルに接続されてい
る。
図において、メモリセルアレイ10は第1図のメ
モリセルが複数個配されたものである。書込用リ
ングポインタ20は前記メモリセルアレイ10の
中からデータを書込むべきメモリセルを指定する
ものであり、読出用リングポインタは前記メモリ
セルアレイ10の中からデータを読出すべきメモ
リセルを指定するものである。書込用リングポイ
ンタ20の出力線は書込ワード線としてメモリセ
ルアレイ10内のメモリセルに接続され、読出用
リングポインタ30の出力線は読出ワード線とし
てセルアレイ10内のメモリセルに接続されてい
る。
また、データ入力回路40は書込用リングポイ
ンタ20によつて指定されたメモリセルにデータ
を書込むためのものであり、データ出力回路50
は読出用リングポインタ30によつて指定された
メモリセルからデータを読出すためのものであ
る。メモリセルへのデータの書込およびメモリセ
ルからのデータの読出は、それぞれ書込コントロ
ール回路60および読出コントロール回路70に
よつてそれぞれ独立に制御される。リセツト回路
80は書込用リングポインタ20および読出用リ
ングポインタ30をリセツトするためのものであ
る。
ンタ20によつて指定されたメモリセルにデータ
を書込むためのものであり、データ出力回路50
は読出用リングポインタ30によつて指定された
メモリセルからデータを読出すためのものであ
る。メモリセルへのデータの書込およびメモリセ
ルからのデータの読出は、それぞれ書込コントロ
ール回路60および読出コントロール回路70に
よつてそれぞれ独立に制御される。リセツト回路
80は書込用リングポインタ20および読出用リ
ングポインタ30をリセツトするためのものであ
る。
なお、書込データのオーバフローを防ぐための
コントロール回路を必要に応じて設けてもよい。
コントロール回路を必要に応じて設けてもよい。
電源投入後または書込動作の前にリセツト回路
80にリセツトパルスが入力され、書込用リ
ングポインタ20および読出用リングポインタ3
0は0番地にリセツトされる。次に、書込信号
の立ち上がりエツジで入力データD0〜D7の書込
が開始される。書込用リングポインタ20におけ
る指定番地が進むとともに、入力データD0〜D7
が書込データビツト線5(第1図参照)を介して
メモリセル9内にシーケンシヤルにストアされ
る。
80にリセツトパルスが入力され、書込用リ
ングポインタ20および読出用リングポインタ3
0は0番地にリセツトされる。次に、書込信号
の立ち上がりエツジで入力データD0〜D7の書込
が開始される。書込用リングポインタ20におけ
る指定番地が進むとともに、入力データD0〜D7
が書込データビツト線5(第1図参照)を介して
メモリセル9内にシーケンシヤルにストアされ
る。
一方、読出信号の立ち下がりエツジでメモリ
セル9にストアされているデータの読出が開始さ
れる。読出リングポインタ30における指定番地
が進むとともにメモリセル9内のデータが読出デ
ータビツト線7(第1図参照)を介して出力デー
タQ0〜Q7としてシーケンシヤルに出力される。
書込動作と読出動作は独立に行なわれる。
セル9にストアされているデータの読出が開始さ
れる。読出リングポインタ30における指定番地
が進むとともにメモリセル9内のデータが読出デ
ータビツト線7(第1図参照)を介して出力デー
タQ0〜Q7としてシーケンシヤルに出力される。
書込動作と読出動作は独立に行なわれる。
第3図は読出時の読出データビツト線7の電圧
レベルの時間変化を示しており、読出用の選択線
8の信号の立ち下がり時点を0としてプロツトし
たものである。データ蓄積用のトランジスタ1の
しきい値電圧VTDおよびデータ読出用のトランジ
スタ3のしきい値電圧VTRが低いと、トランジス
タ1,3のオン抵抗が小さくなるので、読出デー
タビツト線7の放電が速やかに行なわれ、読出時
間が短縮される。
レベルの時間変化を示しており、読出用の選択線
8の信号の立ち下がり時点を0としてプロツトし
たものである。データ蓄積用のトランジスタ1の
しきい値電圧VTDおよびデータ読出用のトランジ
スタ3のしきい値電圧VTRが低いと、トランジス
タ1,3のオン抵抗が小さくなるので、読出デー
タビツト線7の放電が速やかに行なわれ、読出時
間が短縮される。
また、第4図は、データ書込用のトランジスタ
2としてしきい値電圧VTW=0.7VおよびVTW=
0.8Vのトランジスタを用いた場合について、累
積不良ビツトカウントがデータ保持時間に依存し
てどのように増大するかをプロツトしたものであ
る。データ書込用のトランジスタ2のしきい値電
圧VTWを高く設定することにより、そのトランジ
スタのサブスレツシヨルド電流が低減されるの
で、データ蓄積用のトランジスタ1の寄生容量4
にストアされている電荷のリークを低減すること
ができる。第4図に示されているように、データ
書込用のトランジスタ2のしきい値電圧VTWを
0.7Vから0.8Vに0.1V増大させることにより、デ
ータ保持時間を約1桁増大させることができる。
2としてしきい値電圧VTW=0.7VおよびVTW=
0.8Vのトランジスタを用いた場合について、累
積不良ビツトカウントがデータ保持時間に依存し
てどのように増大するかをプロツトしたものであ
る。データ書込用のトランジスタ2のしきい値電
圧VTWを高く設定することにより、そのトランジ
スタのサブスレツシヨルド電流が低減されるの
で、データ蓄積用のトランジスタ1の寄生容量4
にストアされている電荷のリークを低減すること
ができる。第4図に示されているように、データ
書込用のトランジスタ2のしきい値電圧VTWを
0.7Vから0.8Vに0.1V増大させることにより、デ
ータ保持時間を約1桁増大させることができる。
なお、データ保持時間の絶対値はメモリセルの
設計等により若干異なる場合もある。
設計等により若干異なる場合もある。
なお、上記実施例においては、データ蓄積用の
トランジスタ1、データ書込用のトランジスタ
2、およびデータ読出用のトランジスタ3にnチ
ヤネル形MOS電界効果トランジスタを用いたが、
これに限るものでなく、pチヤネル形MOS電界
効果トランジスタを用いてもよく、この場合には
電圧の極性等を逆にすればよい。
トランジスタ1、データ書込用のトランジスタ
2、およびデータ読出用のトランジスタ3にnチ
ヤネル形MOS電界効果トランジスタを用いたが、
これに限るものでなく、pチヤネル形MOS電界
効果トランジスタを用いてもよく、この場合には
電圧の極性等を逆にすればよい。
また、データ蓄積用のトランジスタ1のしきい
値電圧VTD、データ書込用のトランジスタ2のし
きい値電圧VTW、およびデータ読出用のトランジ
スタ3のしきい値電圧VTRはそれぞれ0.6V、
0.8V、0.6Vに限るものではなく、|VTW|>|VTD
|,|VTW|>|VTR|なる関係が満されていれば
よい。さらに、|VTD|=|VTR|となつてもよ
い。上記実施例においては、第1図のメモリセル
を用いたFIFOメモリについて説明したが、第1
図のメモリセルを用いてダイナミツク・ランダ
ム・アクセス・メモリを構成することも可能であ
り、上記実施例と同様の効果を奏する。
値電圧VTD、データ書込用のトランジスタ2のし
きい値電圧VTW、およびデータ読出用のトランジ
スタ3のしきい値電圧VTRはそれぞれ0.6V、
0.8V、0.6Vに限るものではなく、|VTW|>|VTD
|,|VTW|>|VTR|なる関係が満されていれば
よい。さらに、|VTD|=|VTR|となつてもよ
い。上記実施例においては、第1図のメモリセル
を用いたFIFOメモリについて説明したが、第1
図のメモリセルを用いてダイナミツク・ランダ
ム・アクセス・メモリを構成することも可能であ
り、上記実施例と同様の効果を奏する。
[発明の効果]
以上のようにこの発明によれば、情報書込用の
MOS電界効果トランジスタのしきい値電圧を高
く設定し、かつ、情報蓄積用のMOS電界効果ト
ランジスタおよび情報読出用のMOS電界効果ト
ランジスタのしきい値電圧を低く設定したので、
情報の保持時間が長く信頼性が高い上に読出時間
の高速な半導体記憶装置を実現することができ
る。
MOS電界効果トランジスタのしきい値電圧を高
く設定し、かつ、情報蓄積用のMOS電界効果ト
ランジスタおよび情報読出用のMOS電界効果ト
ランジスタのしきい値電圧を低く設定したので、
情報の保持時間が長く信頼性が高い上に読出時間
の高速な半導体記憶装置を実現することができ
る。
第1図はこの発明に係る半導体記憶装置のメモ
リセルの一実施例を説明するための回路図、第2
図はFIFOメモリの構成を示すブロツク図、第3
図はトランジスタのしきい値電圧の違いによる読
出時間の差異を説明するためのグラフ、第4図は
トランジスタのしきい値電圧の違いによるデータ
保持時間の変化を説明するためのグラフ、第5図
は従来の半導体記憶装置のメモリセルを示す回路
図である。 図において、1はデータ蓄積用トランジスタ、
2はデータ書込用トランジスタ、3はデータ読出
用トランジスタ、5は書込データビツト線、7は
読出データビツト線、9はメモリセル、VTD,
VTW,VTRはしきい値電圧である。なお、各図中
同一符号は同一または相当部分を示す。
リセルの一実施例を説明するための回路図、第2
図はFIFOメモリの構成を示すブロツク図、第3
図はトランジスタのしきい値電圧の違いによる読
出時間の差異を説明するためのグラフ、第4図は
トランジスタのしきい値電圧の違いによるデータ
保持時間の変化を説明するためのグラフ、第5図
は従来の半導体記憶装置のメモリセルを示す回路
図である。 図において、1はデータ蓄積用トランジスタ、
2はデータ書込用トランジスタ、3はデータ読出
用トランジスタ、5は書込データビツト線、7は
読出データビツト線、9はメモリセル、VTD,
VTW,VTRはしきい値電圧である。なお、各図中
同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 1 少なくとも1本のビツト線と前記ビツト線に
接続される複数のメモリセルと前記メモリセルを
選択するための選択線とを備え、前記メモリセル
は、情報を蓄積するための第1のMOS電界効果
トランジスタと、前記ビツト線の情報を前記第1
のMOS電界効果トランジスタに書込むための第
2のMOS電界効果トランジスタと、前記第1の
MOS電界効果トランジスタに蓄積された情報を
前記ビツト線に読出すための第3のMOS電界効
果トランジスタとからなる半導体記憶装置におい
て、 前記ビツト線は、書込用ビツト線と読出用ビツ
ト線とからなり、また、前記選択線は、書込用選
択線と読出用選択線とからなり、前記第1の
MOS電界効果トランジスタのゲートは前記第2
のMOS電界効果トランジスタのソース、ドレイ
ンを介して書込用ビツト線に接続され、前記第1
のMOS電界効果トランジスタのソースは前記第
3のMOS電界効果トランジスタソース、ドレイ
ンを介して読出用ビツト線に接続され、また、前
記第2のMOS電界効果トランジスタのゲートは
書込用選択線に接続され、前記第3のMOS電界
効果トランジスタのゲートは読出用選択線に接続
され、 前記第1のMOS電界効果トランジスタのしき
い値電圧VTD、前記第2のMOS電界効果トランジ
スタのしきい値電圧VTW、および前記第3の
MOS電界効果トランジスタのしきい値電圧VTR
が、|VTW|>|VTD|かつ|VTW|>|VTR|の
関係を有することを特徴とする半導体記憶装置。 2 前記第1のMOS電界効果トランジスタのし
きい値電圧VTDと、前記第2のMOS電界効果トラ
ンジスタのしきい値電圧VTWと、前記第3の
MOS電界効果トランジスタのしきい値電圧VTRと
が、|VTW−VTD|<0.3(V)かつ|VTW−VTR|<
0.3(V)の関係を有することを特徴とする特許請
求の範囲第1項記載の半導体記憶装置。 3 前記第1のMOS電界効果トランジスタのし
きい値電圧VTDと前記第3のMOS電界効果トラン
ジスタのしきい値電圧VTRが |VTD|=|VTR|の関係を有することを特徴
とする特許請求の範囲第1項または第2項記載の
半導体記憶装置。 4 前記半導体記憶装置は、最初に入力された情
報が最初に読出されるFIFO(first in first out)
メモリであることを特徴とする特許請求の範囲第
1項ないし第3項のいずれかに記載の半導体記憶
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61284646A JPS63138593A (ja) | 1986-11-28 | 1986-11-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61284646A JPS63138593A (ja) | 1986-11-28 | 1986-11-28 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63138593A JPS63138593A (ja) | 1988-06-10 |
JPH0568797B2 true JPH0568797B2 (ja) | 1993-09-29 |
Family
ID=17681161
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61284646A Granted JPS63138593A (ja) | 1986-11-28 | 1986-11-28 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63138593A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11126491A (ja) * | 1997-08-20 | 1999-05-11 | Fujitsu Ltd | 半導体記憶装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5061956A (ja) * | 1973-09-29 | 1975-05-27 | ||
JPS50108843A (ja) * | 1974-01-31 | 1975-08-27 | ||
JPS54142031A (en) * | 1978-04-27 | 1979-11-05 | Nec Corp | Memory circuit |
-
1986
- 1986-11-28 JP JP61284646A patent/JPS63138593A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5061956A (ja) * | 1973-09-29 | 1975-05-27 | ||
JPS50108843A (ja) * | 1974-01-31 | 1975-08-27 | ||
JPS54142031A (en) * | 1978-04-27 | 1979-11-05 | Nec Corp | Memory circuit |
Also Published As
Publication number | Publication date |
---|---|
JPS63138593A (ja) | 1988-06-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5007022A (en) | Two-port two-transistor DRAM | |
US5241503A (en) | Dynamic random access memory with improved page-mode performance and method therefor having isolator between memory cells and sense amplifiers | |
JP4171201B2 (ja) | 半導体記憶装置 | |
US6862205B2 (en) | Semiconductor memory device | |
US5091885A (en) | Dynamic type random-access memory having improved timing characteristics | |
US6885608B2 (en) | Multi-port memory circuit | |
JPS633394B2 (ja) | ||
US4360903A (en) | Clocking system for a self-refreshed dynamic memory | |
US5227697A (en) | Dynamic type semiconductor memory | |
US4079462A (en) | Refreshing apparatus for MOS dynamic RAMs | |
US3699539A (en) | Bootstrapped inverter memory cell | |
CA1160742A (en) | Static ram memory cell | |
US6501701B2 (en) | Semiconductor memory device | |
US5563831A (en) | Timing reference circuit for bitline precharge in memory arrays | |
US4484312A (en) | Dynamic random access memory device | |
EP4246520A1 (en) | Sensing amplification circuit and data readout method | |
JPH0568797B2 (ja) | ||
JP2683176B2 (ja) | 読出し専用記憶装置 | |
US3636528A (en) | Half-bit memory cell array with nondestructive readout | |
EP0516548A2 (en) | A dynamic random access memory cell | |
JP3064561B2 (ja) | 半導体記憶装置 | |
US5894443A (en) | Static semiconductor memory device capable of reducing precharging power dissipation | |
JPH04353693A (ja) | 半導体記憶装置 | |
US6285617B1 (en) | Semiconductor memory device preventing malfunction during refresh operation even when noise is superimposed on control signal | |
JP2924807B2 (ja) | ダイナミック型半導体メモリ回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |