JPS63138593A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特に３トランジスタ
形のメモリセルに関するものである。

［従来の技術］ 第５図は、最初に入力されたデータが最初に読出される
Ｆ　Ｉ　ＦＯ（ｆｌｒｓｔ　Ｉｎ　ｆ（ｒｓｔ　ｏｕｔ
）　メーＥ！Ｊ等に用いられる従来の３トランジスタ形
メモリセルの回路図である。

このメモリセルは、データ蓄積用のトランジスタ１と、
データ書込用のトランジスタ２と、データ読出用のトラ
ンジスタ３とから構成されており、これらのトランジス
タ１．２．３としてｎチャネル形Ｍｏ５ｔ界効果トラン
ジスタが用いられている。これらのトランジスタ１．２
．３は同一のしきい値電圧ＶｒｓＣ夕０．７Ｖ）を有し
ている。

このメモリセルは、データ蓄積用のトランジスタ１のゲ
ート・ドレイン間の寄生容１４における電荷の有無によ
って「１」および「０」の情報を表わすものである。デ
ータ蓄積用のトランジスタ１のゲートにはデータ書込用
のトランジスタ２のソース・ドレインを介して書込デー
タビット線５が接続されており、データ書込用のトラン
ジスタ２のゲートには書込用の選択線６が接続されてい
る。

データ書込用のトランジスタ２は書込ゲートとして働く
。また、データ蓄積用のトランジスタ１のソースにはデ
ータ読出用のトランジスタ３のソース・ドレインを介し
て続出データビット線７が接続されており、データ読出
用のトランジスタ３のゲートには読出用の選択１ｉ８が
接続されている。

データ読出用のトランジスタ３は続出ゲートとして働く
。

次にこのメモリセルの動作について説明する。

続出データビット線７は通常、正電位ＶＰ　ｍにプリチ
ャージされており、書込用の選択Ｉ６および読出用の選
択線８は通常、０電位に保たれている。書込時には、書
込用の選択線６を正電位にし、読出用の選択線８を０電
位に保っておく。「１」を書込む場合には、書込データ
ビットｍ５を所定の正電位に保つと、この電位がデータ
書込用のトランジスタ２を通してデータ蓄積用のトラン
ジスタ１に伝達され、寄生容量４が充電される。

また、「０」を書込む場合には、書込データビット纏５
を０２位に保つと、このＯＳ位がデータ書込用のトラン
ジスタ２を通してデータ蓄積用のトランジスタ１に伝達
され、寄生容量４が放電される。

その後、書込用の選択１１６を０１１位に戻すことによ
り「１」または「０」の情報がメモリセル９内に保持さ
れる。データ蓄積用のトランジスタ１の寄生容量４はサ
ブスレッショルド電流等によるリーク電流により放電あ
るいは充電されて徐々に情報が消失してしまうので、一
定時間内にリフレッシュするかまたはデータを読出す必
要がある。

読出時には、読出用の選択線８を正電位にし、書込用の
選択線６を０１１位に保っておく。メモリセル９内に「
１」がストアされて奇生容量４が正電位に充電されてい
る場合には、予めｖＰ、にプリチャージされていた読出
データビット１８７は、データ読出用のトランジスタ３
およびデータ蓄積用のトランジスタ１を通して０電位ま
で放電する。

一方、メモリセル９内に「０」がストアされて寄生容量
４の電位が０１１１位である場合には、データ蓄積用の
トランジスタ１が非導通の状態であるので、読出データ
ビット１１７の電位はプリチャージ電圧Ｖｐａを維持す
る。したがって、続出データビット線７の電位を調べる
ことによって、メモリセル９に記憶された情報を知るこ
とができる。

続出データビットｌａ７の電位は、読出データビットＩ
Ｑ７の一端に接続されたセンスアンプ（図示せず）を用
いて増幅し、高速に読出すこともできる。

［発明が解決しようとする問題点］ 上記のように構成された従来の３トランジスタ形メモリ
セルにおいては、リーク電流等により一定のデータ保持
ＦＲ間の後、記憶されたデータが消失するという問題が
あった。また、このメモリセルを大規模なセルアレイに
構成した場合、続出データビット［１７の容量が大きく
なるので、この読出データビット線７の放電時間が長く
なり、続出時間が増大するという問題もあった。

この発明は上記のような問題点を解消するためになされ
たもので、データ保持時間が長く信頼性が高く、しかも
続出時間を短縮できるメモリセルを得ることを目的とす
る。

［問題点を解決するための手段］ この発明は、少なくとも１本のビット線と前記ビット線
に接続される複数のメモリセルと前記メモリセルを選択
するための選択線とを備え、前記メモリセルは、情報を
蓄積するための第１のＭＯＳ電界効果トランジスタと、
前記ビット線の情報を前記第１のＭＯＳ電界効果トラン
ジスタに書込むための第２のＭＯＳ電界効果トランジス
タと、前記第１のＶＯＳ自界効果トランジスタに蓄積さ
れた情報を前記ビット線に読出すための第３のＭＯＳ電
界効果トランジスタとからなる半導体記憶装置において
、前記第１のＭｏ３ｔ界効果トランジスタのしきい値電
圧ＶＴＤ、前記第２のＭＯＳ電界効果トランジスタのし
きい値電圧Ｖ　Ｔ　ｖ　％前記第３のＭＯＳ電界効果ト
ランジスタのしきい値電圧ＶＴＲが次の関係を有するよ
うに設定したものである。

ＩＶＴｖ　ｌ＞ＩＶＴＯＩかつｌＶｒｗｌ＞ｌＶＴ、１ ［作用］ この発明に係る半導体記憶装置のメモリセルにおいては
、情報を書込むための書込ゲートとして働く第２のＭｏ
５ｔ界効果トランジスタのしきい値電圧を高く設定する
ことによって情報の保持時間が増大する。一方、情報蓄
積用の第１のＭＯＳ電界効果トランジスタおよび情報を
読出すための読出ゲートとして働く第３のＭｏ８ｔ界効
果トランジスタのしきい値電圧を低く設定することによ
つて読出時間が短縮する。

〔実施例〕

以下、この発明の一実ｍ例を図面を用いて説明する。

第１図はこの発明によるＦＩＦＯメモリのメモリセルの
回路図である。このメモリセルは、データ蓄積用のトラ
ンジスタ１と、データ書込用のトランジスタ２と、デー
タ読出用のトランジスタ３とから構成されており、これ
らのトランジスタ１゜２．３としてｎチャネル形ＭＯ５
電界効果トランジスタが用いられている。データ蓄積用
のトランジスタ１のゲートにはデータ書込用のトランジ
スタ２のソース・ドレインを介して書込データビット線
５が接続されており、データ書込用のトランジスタ２の
ゲートには書込用の選択線６が接続されている。また、
データ蓄積用のトランジスタ１のソースには読出用のト
ランジスタ３のソース・ドレインを介して続出データビ
ット線７が接続されており、読出用のトランジスタ３の
ゲートには読出用の選択線８が接続されている。メモリ
セルの領域は９で示されている。

データ蓄積用のトランジスタ１はしきい値電圧Ｖｒｏを
有し、データ書込用のトランジスタ２はしきい値電圧Ｖ
ＴＶを有し、データ読出用のトランジスタ３はしきいｌ
ｉＩＭ圧ＶＴＲＩを有している。

データ蓄積用のトランジスタ１のしきい値電圧Ｖｒａお
よびデータ読出用のトランジスタ３のしきい値電圧Ｖｒ
ｔは高く、データ書込用のトランジスタ２のしきい値電
圧Ｖｙｗは低く設定されている。ここではたとえばＶｙ
　ｏ　＝Ｖｔ　ｍ　−０，８Ｖ、Ｖｒ　ｗ−０，６Ｖと
する。

このメモリセルの動作は、従来のメモリセルと同様で、
書込時には、書込用の選択線６を正電位にすると、デー
タ書込用のトランジスタ２がオンし、書込データビット
線５の「１」または「０」の情報がデータ蓄積用のトラ
ンジスタ１の寄生容１４に蓄積される。また、続出時に
は、読出用の選択線８を正電位にするとデータ読出用の
トランジスタ３がオンし、データ蓄積用のトランジスタ
１に「１」の情報が蓄積されていると予めプリチャージ
されている続出データビットａ７が放電されて零電位に
なり、データ蓄積用のトランジスタ１に「０」の情報が
蓄積されていると続出データビット線７の電位は維持さ
れる。

次にこの発明のメモリセルを用いたＦＩＦＯメモリにつ
いて説明する。

ＦＩＦＯメモリは、送られてくるデータを順に記憶しな
がら、それまで記憶したデータを先着順に出力の要求に
応じて送り出すものであり、主として、処理速度が異な
るシステム間でのデータ交換のためのバッファ機能とし
て用いることができる。

第２図はこのＦＩＦＯメモリの概略構成図である。図に
おいて、メモリセル７レイ１０は第１図のメモリセルが
複数直配されたものである。書込用リングポインタ２０
は前記メモリセルアレイ１０の中からデータを書込むべ
きメモリセルを指定するものであり、読出用リングポイ
ンタは前記メモリセルアレイ１０の中からデータを読出
すべきメモリセルを指定するものである。書込用リング
ポインタ２０の出力線は書込ワード線としてメモリセル
アレイ１０内のメモリセルに接続され、読出用リングポ
インタ３０の出力線は続出ワード線としてセルアレイ１
ｏ内のメモリセルに接続されている。

また、データ入力回路４０は書込用リングポインタ２０
によって指定されたメモリセルにデータを書込むための
ものであり、データ出力回路５０は読出用リングポイン
タ３０によって指定されたメモリセルからデータを読出
すためのものである。

メモリセルへのデータの書込およびメモリセルからのデ
ータの読出は、それぞれ書込コントロール回路６０およ
び続出コントロール回路７０によってそれぞれ独立に制
御される。リセット回路８０は書込用リングポインタ２
０および読出用リングポインタ３０をリセットするため
のものである。

なお、書込データのオーパフＯ−を防ぐためのコントロ
ール回路を必要に応じて設けてもよい。

ｍｕ投大人後たは書込動作の前にリセット回路８０にリ
セットパルス−Ｒ８”が入力され、書込用リングポイン
タ２０および読出用リングポインタ３ＯはＯ番地にリセ
ットされる。次に、書込信号Ｗの立ち下がりエツジで入
力データＤ０〜Ｄ７の書込が開始される。書込用リング
ポインタ２０における指定番地が進むとともに、入力デ
ータＤ０〜Ｄ、が書込データビット線５（第１図参照）
を介してメモリセル９内にシーケンシャルにストアされ
る。

一方、読出信号Ｒの立ち下がりエツジでメモリセル９に
ストアされているデータの続出が開始される。読出リン
グポインタ３０における指定番地が進むとともにメモリ
セル９内のデータが読出データビット１１７（第１図参
照）を介して出力データ００〜Ｑ７としてシーケンシャ
ルに出力される。

書込動作と読出動作は独立に行なわれる。

第３図は読出時の読出データビットＪ１１７の電圧レベ
ルの時間変化を示しており、読出用の選択線８の信号の
立ち下がり時点をＯとしてプロットしたものである。デ
ータ蓄積用のトランジスタ１のしきい（ＩＩＷ圧ＶＴＤ
およびデータ読出用のトランジスタ３のしきい値電圧Ｖ
ＴＲが低いと、トランジスタ１，３のオン抵抗が小さく
なるので、読出データビット線７の放電が速やかに行な
われ、続出時間が短縮される。

また、第４図は、データ書込用のトランジスタ２として
しきい！電圧ＶＴｖ−０．７ＶおよびＶｖｖ−０，８Ｖ
のトランジスタを用いた場合について、累積不良ビット
カウントがデータ保持時間に依存してどのように増大す
るかをプロットしたものである。データ書込用のトラン
ジスタ２のしきい１ｉ！電圧Ｖｒｖを高く設定すること
により、そのトランジスタのサブスレッシミルド電流が
低減されるので、データ蓄積用のトランジスタ１の寄生
容１４にストアされている電荷のリークを低減すること
ができる。第４図に示されているように、データ書込用
のトランジスタ２のしきい値電圧ＶＴ　ｖｅｏ、７Ｖか
ら０．８Ｖに０．１Ｖ増大させることにより、データ保
持時間を約１桁増大させることができる。

なお、データ保持時間の絶対値はメモリセルの設計等に
より若干具なる場合もある。

なお、上記実施例においては、データ蓄積用のトランジ
スタ１、データ書込用のトランジスタ２、およびデータ
読出用のトランジスタ３にｎチャネル形ＭＯＳ電界効果
トランジスタを用いたが、これに限るものでなく、ｐチ
ャネル形ＭＯＳ電界効果トランジスタを用いてもよく、
この場合には電圧の極性等を逆にすればよい。

また、データ蓄積用のトランジスタ１のし８い値電圧Ｖ
ｖｏｑデータ書込用のトランジスタ２のしきい８［電圧
Ｖ　Ｔ　ｖ　Ｍおよびデータ読出用のトランジスタ３の
しきい値電圧ＶＴＲはそれぞれ０゜６Ｖ、０．８Ｖ、０
．６Ｖに限るも（７）　Ｆ　ｔ、ｔなく、１Ｖｖｙ　　
Ｉ＞１Ｖｔｏ　　１．　１Ｖｙｖ　　ｌ＞ＩＶＴ　１１
１なる関係が満されていればよい。さらに、ＩＶＴＲ）
ｌ−ＩＶＴＲ＋となってもよい。上記実施例においては
、第１図のメモリセルを用いたＦＩＦＯメモリについて
説明したが、第１図のメモリセルを用いてダイナミック
・ランダム・アクセス・メモリを構成することも可能で
あり、上記実施例と同様の効果を奏する。

［発明の効果］ 以上のようにこの発明によれば、情報書込用のＭＯＳＩ
ｉ界効果トランジスタのしきい値電圧を高く設定し、か
つ、情報蓄積用のＭＯＳ電界効果トランジスタおよび情
報読出用のＭＯＳＭＯＳ電界効果トランジスタい値電圧
を低く設定したので、情報の保持時間が長く信頼性が高
い上に続出時間の高速な半導体記憶装置を実現すること
ができる。

【図面の簡単な説明】

第１図はこの発明に係る半導体記憶装置のメモリセルの
一実施例を説明するための回路図、第２図はＦＩＦＯメ
モリの構成を示すブロック図、第３図はトランジスタの
しきい値電圧の違いによる読出時間の差異を説明するた
めのグラフ、第４図はトランジスタのしきい値電圧の違
いによるデータ保持時間の変化を説明するためのグラフ
、第５図は従来の半導体記憶装置のメモリセルを示す回
路図である。 図において、１はデータ蓄積用トランジスタ。 ２はデータ書込用トランジスタ、３はデータ読出用トラ
ンジスタ、５は書込データビット線、７は続出データビ
ット糠、９はメモリセル、Ｖ　Ｔ　ＯＩＶＴ　＊　、Ｖ
Ｔ　Ｒはしきい値電圧である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (4)

【特許請求の範囲】
1. （１）少なくとも１本のビット線と前記ビット線に接続
   される複数のメモリセルと前記メモリセルを選択するた
   めの選択線とを備え、前記メモリセルは、情報を蓄積す
   るための第１のＭＯＳ電界効果トランジスタと、前記ビ
   ット線の情報を前記第１のＭＯＳ電界効果トランジスタ
   に書込むための第２のＭＯＳ電界効果トランジスタと、
   前記第１のＭＯＳ電界効果トランジスタに蓄積された情
   報を前記ビット線に読出すための第３のＭＯＳ電界効果
   トランジスタとからなる半導体記憶装置において、 前記第１のＭＯＳ電界効果トランジスタのしきい値電圧
   Ｖ＿Ｔ＿Ｏ、前記第２のＭＯＳ電界効果トランジスタの
   しきい値電圧Ｖ＿Ｔ＿Ｗ、および前記第３のＭＯＳ電界
   効果トランジスタのしきい値電圧Ｖ＿Ｔ＿Ｒが、｜Ｖ＿
   Ｔ＿Ｗ｜＞｜Ｖ＿Ｔ＿Ｏ｜かつ｜Ｖ＿Ｔ＿Ｗ｜＞｜Ｖ＿
   Ｔ＿Ｒ｜の関係を有することを特徴とする半導体記憶装
   置。
2. （２）前記第１のＭＯＳ電界効果トランジスタのしきい
   値電圧Ｖ＿Ｔ＿Ｏと前記第３のＭＯＳ電界効果トランジ
   スタのしきい値電圧Ｖ＿Ｔ＿Ｒが｜Ｖ＿Ｔ＿Ｏ｜＝｜Ｖ
   ＿Ｔ＿Ｒ｜の関係を有することを特徴とする特許請求の
   範囲第１項記載の半導体記憶装置。
3. （３）前記ビット線は、書込用ビット線と読出用ビット
   線とからなり、また、前記選択線は、書込用選択線と読
   出用選択線とからなり、前記第１のＭＯＳ電界効果トラ
   ンジスタのゲートは前記第２のＭＯＳ電界効果トランジ
   スタのソース、ドレインを介して書込用ビット線に接続
   され、前記第１のＭＯＳ電界効果トランジスタのソース
   は前記第３のＭＯＳ電界効果トランジスタのソース、ド
   レインを介して読出用ビット線に接続され、また、前記
   第２のＭＯＳ電界効果トランジスタのゲートは書込用選
   択線に接続され、前記第３のＭＯＳ電界効果トランジス
   タのゲートは読出用選択線に接続されていることを特徴
   とする特許請求の範囲第１項または第２項記載の半導体
   記憶装置。
4. （４）前記半導体記憶装置は、最初に入力された情報が
   最初に読出されるＦＩＦＯ（ｆｉｒｓｔ　ｉｎ　ｆｉｒ
   ｓｔ　ｏｕｔ）メモリであることを特徴とする特許請求
   の範囲第３項記載の半導体記憶装置。