JPH0563588A - エラー訂正装置及びその方法 - Google Patents
エラー訂正装置及びその方法Info
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- JPH0563588A JPH0563588A JP3327801A JP32780191A JPH0563588A JP H0563588 A JPH0563588 A JP H0563588A JP 3327801 A JP3327801 A JP 3327801A JP 32780191 A JP32780191 A JP 32780191A JP H0563588 A JPH0563588 A JP H0563588A
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- JP
- Japan
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- error correction
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- frame
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/94—Signal drop-out compensation
- H04N5/945—Signal drop-out compensation for signals recorded by pulse code modulation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/00007—Time or data compression or expansion
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Theoretical Computer Science (AREA)
- Multimedia (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【目的】 フレーム単位に２フィールドをインターリー
ビングしてバーストエラー訂正能力を向上させる装置及
びその方法を提供する。 【構成】 ディジタル映像記録再生装置において、バー
ストエラーに対する訂正能力を高めるために積符号化し
てインターリービングを行なう時インターリービング単
位をフレームとしてフレームの２フィールドのデータを
内部コード単位に交代に記録し、フィールド別にデータ
を再生する。 【効果】 これにより、再生時発生するエラーを２フィ
ールドに分散させ訂正を行うことによりエラー訂正能力
を向上させる。
ビングしてバーストエラー訂正能力を向上させる装置及
びその方法を提供する。 【構成】 ディジタル映像記録再生装置において、バー
ストエラーに対する訂正能力を高めるために積符号化し
てインターリービングを行なう時インターリービング単
位をフレームとしてフレームの２フィールドのデータを
内部コード単位に交代に記録し、フィールド別にデータ
を再生する。 【効果】 これにより、再生時発生するエラーを２フィ
ールドに分散させ訂正を行うことによりエラー訂正能力
を向上させる。
Description
【０００１】
【産業上の利用分野】本発明はディジタル信号記録再生
装置におけるエラー訂正装置及びその方法に係り、特に
フレーム単位に２個のフィールドをインターリービング
してバーストエラー訂正能力を向上させる装置及びその
方法に関する。
装置におけるエラー訂正装置及びその方法に係り、特に
フレーム単位に２個のフィールドをインターリービング
してバーストエラー訂正能力を向上させる装置及びその
方法に関する。
【０００２】
【従来の技術】一般にディジタル映像信号記録再生装置
における符号化技術は、画像情報をディジタル信号形態
に効率的に伝送又は蓄積するために多くの情報量の画像
情報を圧縮しコーディングする技術をいう。
における符号化技術は、画像情報をディジタル信号形態
に効率的に伝送又は蓄積するために多くの情報量の画像
情報を圧縮しコーディングする技術をいう。
【０００３】この際、符号化された画像情報は伝送や蓄
積時または受信や再生時エラーが発生すれば、発生され
たエラーにより画質が劣化される問題点が生ずる。これ
によりエラー訂正符号化は前記符号化技術の短所を補う
ための技術であって、伝送や蓄積時または受信や再生時
発生されるエラーを直して本来の画像が得られるよう付
加情報（パリティ データ）を付加して画像情報を符号
化することである。従って、伝送や蓄積時または受信や
再生時にエラーが発生されれば付加情報を用いてエラー
を直すことになる。
積時または受信や再生時エラーが発生すれば、発生され
たエラーにより画質が劣化される問題点が生ずる。これ
によりエラー訂正符号化は前記符号化技術の短所を補う
ための技術であって、伝送や蓄積時または受信や再生時
発生されるエラーを直して本来の画像が得られるよう付
加情報（パリティ データ）を付加して画像情報を符号
化することである。従って、伝送や蓄積時または受信や
再生時にエラーが発生されれば付加情報を用いてエラー
を直すことになる。
【０００４】しかし、この際発生されたエラー中散発的
に発生された散発エラー（ランダムエラー）は矯正が可
能であるが、連続的に発生されたエラー群をなすバース
トエラーは矯正しにくい。また、このバーストエラーは
散発エラーとは異なり画質に多大な影響を及ぼす。この
バーストエラーを訂正するために積符号（プロダクトコ
ード）が幅広く用いられている。
に発生された散発エラー（ランダムエラー）は矯正が可
能であるが、連続的に発生されたエラー群をなすバース
トエラーは矯正しにくい。また、このバーストエラーは
散発エラーとは異なり画質に多大な影響を及ぼす。この
バーストエラーを訂正するために積符号（プロダクトコ
ード）が幅広く用いられている。
【０００５】即ち、図１に示したように映像データをコ
ーディングする時、映像データを図２Ａに示した通り積
符号化するために、外部エラー訂正符号部２では図２Ｂ
に示した通り列（column）方向に付加情報Ｐ0 〜Ｐ5 を
付加し、内部エラー訂正符号部４では図２Ｃに示した通
り行（row ）方向に付加情報Ｐ0 〜Ｐ7 を付加する。こ
こで、外部コード長さは６０であり内部コード長さは５
４である。
ーディングする時、映像データを図２Ａに示した通り積
符号化するために、外部エラー訂正符号部２では図２Ｂ
に示した通り列（column）方向に付加情報Ｐ0 〜Ｐ5 を
付加し、内部エラー訂正符号部４では図２Ｃに示した通
り行（row ）方向に付加情報Ｐ0 〜Ｐ7 を付加する。こ
こで、外部コード長さは６０であり内部コード長さは５
４である。
【０００６】外部エラー訂正符号部２及び内部エラー訂
正符号部４との間に接続されたインターリービング部３
では外部コードに水平付加情報Ｐ0 〜Ｐ5 が付加されて
いる映像データを図３Ａ及び図３Ｂに示した通りフィー
ルド別に、即ち奇数フィールド、偶数フィールドマップ
のように左から右へ、上から下へ配列した後内部エラー
訂正符号部４で図２Ｃに示した通り付加情報を付加させ
る為に画像情報を上から下へ、左から右側に１バイトず
つ読み出させる。
正符号部４との間に接続されたインターリービング部３
では外部コードに水平付加情報Ｐ0 〜Ｐ5 が付加されて
いる映像データを図３Ａ及び図３Ｂに示した通りフィー
ルド別に、即ち奇数フィールド、偶数フィールドマップ
のように左から右へ、上から下へ配列した後内部エラー
訂正符号部４で図２Ｃに示した通り付加情報を付加させ
る為に画像情報を上から下へ、左から右側に１バイトず
つ読み出させる。
【０００７】変調部５では内部エラー訂正符号部４から
前記エラー訂正符号化された８ビット画像情報をＮビッ
ト（ここでは１０ビット）データに変調した後、記録増
幅器６で増幅してテープのような記録媒体７に記録する
ことになる。
前記エラー訂正符号化された８ビット画像情報をＮビッ
ト（ここでは１０ビット）データに変調した後、記録増
幅器６で増幅してテープのような記録媒体７に記録する
ことになる。
【０００８】この際、エラー訂正符号化された画像情報
がテープに記録されるフォーマットは図４に示されてい
る。
がテープに記録されるフォーマットは図４に示されてい
る。
【０００９】図４に示したように、テープ上に１フィー
ルドは４トラックで記録し、奇数フィールドの第１トラ
ックにはＡ０，０乃至Ａ１５，１４データ、第２トラッ
クにはＡ０，１５乃至Ａ１５，２９データ、第３トラッ
クにはＡ０，３０乃至Ａ１５，４４データ、第４トラッ
クにはＡ０，４５乃至Ａ１５，５９データが順次に記録
される。偶数フィールドの第１トラックにはＢ０，０乃
至Ｂ１５，１４データ、第２トラックにはＢ０，１５乃
至Ｂ１５，２９データ、第３トラックにはＢ０，３０乃
至Ｂ１５，４４データ、第４トラックにはＢ０，４５乃
至Ｂ１５，５９データが順次に記録される。
ルドは４トラックで記録し、奇数フィールドの第１トラ
ックにはＡ０，０乃至Ａ１５，１４データ、第２トラッ
クにはＡ０，１５乃至Ａ１５，２９データ、第３トラッ
クにはＡ０，３０乃至Ａ１５，４４データ、第４トラッ
クにはＡ０，４５乃至Ａ１５，５９データが順次に記録
される。偶数フィールドの第１トラックにはＢ０，０乃
至Ｂ１５，１４データ、第２トラックにはＢ０，１５乃
至Ｂ１５，２９データ、第３トラックにはＢ０，３０乃
至Ｂ１５，４４データ、第４トラックにはＢ０，４５乃
至Ｂ１５，５９データが順次に記録される。
【００１０】このように記録されたデータは再生増幅器
８を通じて増幅された後、復調部９においては記録側で
１０ビットに変調されたデータを８ビットの直列データ
に復調する。
８を通じて増幅された後、復調部９においては記録側で
１０ビットに変調されたデータを８ビットの直列データ
に復調する。
【００１１】内部エラー訂正復号部１０では前記復調部
９から出力されるデータをディコーディングした後訂正
能力内のエラーに対しては訂正を行い、訂正能力を超え
たエラーが発生した場合はエラーフラグを付加してデイ
ンターリービング部１１に出力する。
９から出力されるデータをディコーディングした後訂正
能力内のエラーに対しては訂正を行い、訂正能力を超え
たエラーが発生した場合はエラーフラグを付加してデイ
ンターリービング部１１に出力する。
【００１２】前記デインターリービング部１１では図４
に示した通り、４トラックで記録された奇数フィールド
のデータＡ０，０乃至Ａ１５，５９，偶数フィールドの
データＢ０，０乃至Ｂ１５，５９をフィールド別に再び
読み出して外部エラー訂正復号部１２に出力する。
に示した通り、４トラックで記録された奇数フィールド
のデータＡ０，０乃至Ａ１５，５９，偶数フィールドの
データＢ０，０乃至Ｂ１５，５９をフィールド別に再び
読み出して外部エラー訂正復号部１２に出力する。
【００１３】前記外部エラー訂正復号部１２では前記デ
インターリービング部１１から出力されるデータをエラ
ーフラグ情報によって外部コードに対して再び訂正を行
った後出力される。
インターリービング部１１から出力されるデータをエラ
ーフラグ情報によって外部コードに対して再び訂正を行
った後出力される。
【００１４】また、積符号が用いられるエラー訂正装置
は日本特許公開公報昭和６４−３０３４４号に開示され
ている。前記公報のエラー訂正装置は正常再生時に外部
エラー訂正復号を行う場合や高速再生時に外部エラー訂
正復号を行わない場合において復号アルゴリズムをそれ
ぞれの場合に対応して選択して内部エラー訂正復号する
ことにより内部コードのエラー訂正により発生する修正
不能のエラーを少なくすることができる。
は日本特許公開公報昭和６４−３０３４４号に開示され
ている。前記公報のエラー訂正装置は正常再生時に外部
エラー訂正復号を行う場合や高速再生時に外部エラー訂
正復号を行わない場合において復号アルゴリズムをそれ
ぞれの場合に対応して選択して内部エラー訂正復号する
ことにより内部コードのエラー訂正により発生する修正
不能のエラーを少なくすることができる。
【００１５】しかし、前述したエラー訂正装置はエラー
訂正能力が１フィールドに対して１トラックでＡ０，０
乃至Ａ１５，５，即ち５４×１６×６バイトでありそれ
以上のエラーが発生した場合訂正できなくなる。即ち１
フィールド分のデータが４トラックで連続的にテープに
記録されるので、バーストエラーが発生した場合その大
きさが５４×１６×６バイト以上の時効果的にエラーを
分散させることができなくてエラー訂正能力の弱化によ
り画質が劣化する問題点があった。
訂正能力が１フィールドに対して１トラックでＡ０，０
乃至Ａ１５，５，即ち５４×１６×６バイトでありそれ
以上のエラーが発生した場合訂正できなくなる。即ち１
フィールド分のデータが４トラックで連続的にテープに
記録されるので、バーストエラーが発生した場合その大
きさが５４×１６×６バイト以上の時効果的にエラーを
分散させることができなくてエラー訂正能力の弱化によ
り画質が劣化する問題点があった。
【００１６】
【発明が解決しようとする課題】前述した問題点を解決
するために本発明の目的はディジタル信号記録再生装置
において、バーストエラーに対する訂正能力を高めるた
めに積符号化してインターリービングを行う時、インタ
ーリービング単位を２フィールドとして各フィールドの
データを内部コード単位に交代に記録することにより、
再生時に発生するエラーを２フィールドに分散させエラ
ー訂正を行うことによりエラー訂正能力を向上させる装
置を提供することである。
するために本発明の目的はディジタル信号記録再生装置
において、バーストエラーに対する訂正能力を高めるた
めに積符号化してインターリービングを行う時、インタ
ーリービング単位を２フィールドとして各フィールドの
データを内部コード単位に交代に記録することにより、
再生時に発生するエラーを２フィールドに分散させエラ
ー訂正を行うことによりエラー訂正能力を向上させる装
置を提供することである。
【００１７】本発明の他の目的はディジタル信号記録再
生方法において、バーストエラーに対する訂正能力を高
めるために積符号化してインターリービングを行う時イ
ンターリービング単位を２フィールドとして各フィール
ドのデータを交代に内部コード単位に記録することによ
り再生時に発生するエラーを２フィールドに分散させて
エラー訂正を行うことによりエラー訂正能力を向上させ
る方法を提供することである。
生方法において、バーストエラーに対する訂正能力を高
めるために積符号化してインターリービングを行う時イ
ンターリービング単位を２フィールドとして各フィール
ドのデータを交代に内部コード単位に記録することによ
り再生時に発生するエラーを２フィールドに分散させて
エラー訂正を行うことによりエラー訂正能力を向上させ
る方法を提供することである。
【００１８】
【課題を解決するための手段】前述した目的を達成する
ために、本発明によるエラー訂正装置は圧縮されたデー
タを記録媒体に記録及び記録されたデータを再生するデ
ィジタル信号記録再生装置において、圧縮されたブロッ
クデータに水平付加情報を付加する外部エラー訂正符号
手段と、前記外部エラー訂正符号手段からエンコーディ
ングされた１フレームの２フィールドのデータを内部コ
ード単位に交代に配列するフレームインターリーブ手段
と、前記フレームインターリーブ手段から読み出された
データに垂直付加情報を付加して前記記録媒体に伝送す
る内部エラー訂正符号手段と、前記記録媒体から再生さ
れるデータからエラー訂正可能範囲内のエラーに対して
は訂正を行い、訂正可能範囲を超えたエラーに対しては
エラーフラグを付加して出力する内部エラー訂正復号手
段と、前記内部エラー訂正復号手段から出力され２フィ
ールドでわけて内部コードずつ交代に記録されたデータ
の対応するフィールドを検索してフィールド別に検索さ
れたデータを配列するフレームデインターリーブ手段
と、前記フレームデインターリーブ手段からフィールド
別に読み出されたデータでエラーフラグが付加されてい
る外部コードに対するエラーを再び訂正を行う外部エラ
ー訂正復号手段を含むことを特徴とする。
ために、本発明によるエラー訂正装置は圧縮されたデー
タを記録媒体に記録及び記録されたデータを再生するデ
ィジタル信号記録再生装置において、圧縮されたブロッ
クデータに水平付加情報を付加する外部エラー訂正符号
手段と、前記外部エラー訂正符号手段からエンコーディ
ングされた１フレームの２フィールドのデータを内部コ
ード単位に交代に配列するフレームインターリーブ手段
と、前記フレームインターリーブ手段から読み出された
データに垂直付加情報を付加して前記記録媒体に伝送す
る内部エラー訂正符号手段と、前記記録媒体から再生さ
れるデータからエラー訂正可能範囲内のエラーに対して
は訂正を行い、訂正可能範囲を超えたエラーに対しては
エラーフラグを付加して出力する内部エラー訂正復号手
段と、前記内部エラー訂正復号手段から出力され２フィ
ールドでわけて内部コードずつ交代に記録されたデータ
の対応するフィールドを検索してフィールド別に検索さ
れたデータを配列するフレームデインターリーブ手段
と、前記フレームデインターリーブ手段からフィールド
別に読み出されたデータでエラーフラグが付加されてい
る外部コードに対するエラーを再び訂正を行う外部エラ
ー訂正復号手段を含むことを特徴とする。
【００１９】また、本発明によるエラー訂正方法は圧縮
されたブロックデータに水平付加情報を付加する外部エ
ラー訂正符号化段階と、前記外部エラー訂正符号化段階
から符号化されたフレーム分のデータで内部コードずつ
２フィールドのデータを交代に配列するフレームインタ
ーリーブ段階と、前記フレームインターリーブ段階から
読み出されたデータに垂直付加情報を付加して記録媒体
に伝送する内部エラー訂正符号化段階と、前記記録媒体
から再生されるデータからエラー訂正可能範囲内のエラ
ーに対しては訂正を行い、訂正可能範囲を超えたエラー
に対してはエラーフラグを付加する内部エラー訂正復号
化段階と、前記内部エラー訂正復号化段階から出力され
る内部コード単位のデータの対応するフィールドを検索
してフィールド別に配列するフレームデインターリーブ
段階と、前記フレームデインターリーブ段階からフィー
ルド別に読み出されたデータでエラーフラグが付加され
ている外部コードを訂正する外部エラー訂正復号化段階
を含むことを特徴とする。
されたブロックデータに水平付加情報を付加する外部エ
ラー訂正符号化段階と、前記外部エラー訂正符号化段階
から符号化されたフレーム分のデータで内部コードずつ
２フィールドのデータを交代に配列するフレームインタ
ーリーブ段階と、前記フレームインターリーブ段階から
読み出されたデータに垂直付加情報を付加して記録媒体
に伝送する内部エラー訂正符号化段階と、前記記録媒体
から再生されるデータからエラー訂正可能範囲内のエラ
ーに対しては訂正を行い、訂正可能範囲を超えたエラー
に対してはエラーフラグを付加する内部エラー訂正復号
化段階と、前記内部エラー訂正復号化段階から出力され
る内部コード単位のデータの対応するフィールドを検索
してフィールド別に配列するフレームデインターリーブ
段階と、前記フレームデインターリーブ段階からフィー
ルド別に読み出されたデータでエラーフラグが付加され
ている外部コードを訂正する外部エラー訂正復号化段階
を含むことを特徴とする。
【００２０】
【作用】本発明によるエラー訂正装置及びその方法はバ
ーストエラーの訂正のためにデータを積符号化する時イ
ンターリービングしたフィールド内で行わず、１フレー
ム内で２フィールドを内部コード長さ単位に交番してイ
ンターリービングを行って２フィールドにかけてエラー
を拡散することによりエラー訂正能力を少なくとも２倍
に高める。
ーストエラーの訂正のためにデータを積符号化する時イ
ンターリービングしたフィールド内で行わず、１フレー
ム内で２フィールドを内部コード長さ単位に交番してイ
ンターリービングを行って２フィールドにかけてエラー
を拡散することによりエラー訂正能力を少なくとも２倍
に高める。
【００２１】
【実施例】以下、添付した図面に基づいて本発明による
エラー訂正装置の好適な実施例を説明する。
エラー訂正装置の好適な実施例を説明する。
【００２２】図５によれば、外部エラー訂正符号部100
では入力端子101 を通じて流入されたディジタル画像信
号に水平付加情報を付加する。
では入力端子101 を通じて流入されたディジタル画像信
号に水平付加情報を付加する。
【００２３】ここで、信号入力源から流入された映像信
号をディジタルに変換するＡ／Ｄ変換部（図示せず）は
前記Ａ／Ｄ変換部から出力されるデータをＤＣＴ（ディ
スクリート コサイン トランスフォーム）して情報量
を１次元的に圧縮した後、再びHuffman 符号化技法を用
いて２次元的に情報量を圧縮するデータ圧縮部（図示せ
ず）に連結され、その出力端子は前記入力端子101 に結
合されている。
号をディジタルに変換するＡ／Ｄ変換部（図示せず）は
前記Ａ／Ｄ変換部から出力されるデータをＤＣＴ（ディ
スクリート コサイン トランスフォーム）して情報量
を１次元的に圧縮した後、再びHuffman 符号化技法を用
いて２次元的に情報量を圧縮するデータ圧縮部（図示せ
ず）に連結され、その出力端子は前記入力端子101 に結
合されている。
【００２４】フレームインターリービング部200 では前
記外部エラー訂正符号部100 からコーディングされた奇
数フィールドの映像データ及び偶数フィールドのデータ
を内部コードずつ読み出して行き交うように配列する。
記外部エラー訂正符号部100 からコーディングされた奇
数フィールドの映像データ及び偶数フィールドのデータ
を内部コードずつ読み出して行き交うように配列する。
【００２５】内部エラー訂正符号部300 では前記フレー
ムインターリービング部200 から出力される奇数フィー
ルドと偶数フィールドが混ぜられたデータに垂直付加情
報を付加した後、エラー訂正符号化された画像情報を上
から下へ、左から右へ１バイトずつ順次に伝送する。
ムインターリービング部200 から出力される奇数フィー
ルドと偶数フィールドが混ぜられたデータに垂直付加情
報を付加した後、エラー訂正符号化された画像情報を上
から下へ、左から右へ１バイトずつ順次に伝送する。
【００２６】変調部400 では前記内部エラー訂正符号部
300 から伝送された低周波信号に対する高いエラー率を
補償するために８ビットデータを高周波成分のデータ
（ここでは１０ビット）に変調する。
300 から伝送された低周波信号に対する高いエラー率を
補償するために８ビットデータを高周波成分のデータ
（ここでは１０ビット）に変調する。
【００２７】記録増幅器500 では前記変調部400 の変調
された信号を増幅した後記録媒体600 に記録する。再生
増幅器700 では前記記録媒体600 に記録された信号を再
生ヘッド（図示せず）により再生し、この信号を増幅す
る。復調部800 では前記再生増幅器700 から増幅された
１０ビット直列データを本来の特定周波数帯域に変換す
るために前記直列データを８ビット並列データで復調す
る。
された信号を増幅した後記録媒体600 に記録する。再生
増幅器700 では前記記録媒体600 に記録された信号を再
生ヘッド（図示せず）により再生し、この信号を増幅す
る。復調部800 では前記再生増幅器700 から増幅された
１０ビット直列データを本来の特定周波数帯域に変換す
るために前記直列データを８ビット並列データで復調す
る。
【００２８】内部エラー訂正復号部900 では前記復調部
800 から復調されたデータにエラーが発生した場合、訂
正能力内のエラーに対しては訂正を行い、訂正能力を超
えたエラーに対してはエラーフラグを付加してフレーム
デインターリービング部1000に伝送する。
800 から復調されたデータにエラーが発生した場合、訂
正能力内のエラーに対しては訂正を行い、訂正能力を超
えたエラーに対してはエラーフラグを付加してフレーム
デインターリービング部1000に伝送する。
【００２９】フレームデインターリービング部1000では
前記内部エラー訂正復号部900 から出力されるデータを
検索して、該当する奇数フィールドまたは偶数フィール
ドデータを前記エラーフラグと共にフィールド別に貯蔵
した後外部コード単位に外部エラー訂正復号部1100に伝
送する。
前記内部エラー訂正復号部900 から出力されるデータを
検索して、該当する奇数フィールドまたは偶数フィール
ドデータを前記エラーフラグと共にフィールド別に貯蔵
した後外部コード単位に外部エラー訂正復号部1100に伝
送する。
【００３０】外部エラー訂正復号部1100では前記フレー
ムデインターリービング部1000からエラーフラグと共に
伝送されたデータの訂正を行った後、出力端子1101を通
じてエラーを隠すエラー隠匿部（ErrorConcealment ）
（図示せず）に出力する。
ムデインターリービング部1000からエラーフラグと共に
伝送されたデータの訂正を行った後、出力端子1101を通
じてエラーを隠すエラー隠匿部（ErrorConcealment ）
（図示せず）に出力する。
【００３１】図６は図５に採用したフレームインターリ
ービング部の詳細回路図である。
ービング部の詳細回路図である。
【００３２】図６によれば、第１デマルチプレクサ202
は図５に示された外部エラー訂正符号部100 の入力を受
ける。
は図５に示された外部エラー訂正符号部100 の入力を受
ける。
【００３３】第２デマルチプレクサ211 の入力端子は前
記第１デマルチプレクサ202 の第１出力端子に接続さ
れ、第１出力端子は第１奇数フィールド用メモリ212
に、第２出力端子は第１偶数フィールド用メモリ213 に
接続される。
記第１デマルチプレクサ202 の第１出力端子に接続さ
れ、第１出力端子は第１奇数フィールド用メモリ212
に、第２出力端子は第１偶数フィールド用メモリ213 に
接続される。
【００３４】第１マルチプレクサ214 の第１入力端子は
前記第１奇数フィールド用メモリ212 の出力端子に、第
２入力端子は第１偶数フィールド用メモリ213 の出力端
子に、出力端子は第５マルチプレクサ250 の第１入力端
子に接続される。第３デマルチプレクサ221 の入力端子
は前記第１デマルチプレクサ202 の第２出力端子に、第
１出力端子は第２奇数フィールド用メモリ222 に、第２
出力端子は第２偶数フィールド用メモリ223 に接続され
る。第２マルチプレクサ224 の第１入力端子は前記第２
奇数フィールド用メモリ222 の出力端子に、第２入力端
子は第２偶数フィールド用メモリ223 の出力端子に、出
力端子は第５マルチプレクサ250 の第２入力端子に接続
する。
前記第１奇数フィールド用メモリ212 の出力端子に、第
２入力端子は第１偶数フィールド用メモリ213 の出力端
子に、出力端子は第５マルチプレクサ250 の第１入力端
子に接続される。第３デマルチプレクサ221 の入力端子
は前記第１デマルチプレクサ202 の第２出力端子に、第
１出力端子は第２奇数フィールド用メモリ222 に、第２
出力端子は第２偶数フィールド用メモリ223 に接続され
る。第２マルチプレクサ224 の第１入力端子は前記第２
奇数フィールド用メモリ222 の出力端子に、第２入力端
子は第２偶数フィールド用メモリ223 の出力端子に、出
力端子は第５マルチプレクサ250 の第２入力端子に接続
する。
【００３５】ここで、第２デマルチプレクサ211 ，第１
奇数フィールド用メモリ212 ，第１偶数フィールド用メ
モリ213 ，第１マルチプレクサ214 は第１フレームメモ
リ210 に該当する。第３デマルチプレクサ221 ，第２奇
数フィールド用メモリ222 ，第２偶数フィールド用メモ
リ223 ，第２マルチプレクサ224 は第２フレームメモリ
220 に該当する。
奇数フィールド用メモリ212 ，第１偶数フィールド用メ
モリ213 ，第１マルチプレクサ214 は第１フレームメモ
リ210 に該当する。第３デマルチプレクサ221 ，第２奇
数フィールド用メモリ222 ，第２偶数フィールド用メモ
リ223 ，第２マルチプレクサ224 は第２フレームメモリ
220 に該当する。
【００３６】インデックス挿入部260 の入力端子は第５
マルチプレクサ250 の出力端子に接続され、出力端子26
1 は図５に示した内部エラー訂正符号部300 の入力端子
に接続される。
マルチプレクサ250 の出力端子に接続され、出力端子26
1 は図５に示した内部エラー訂正符号部300 の入力端子
に接続される。
【００３７】制御部230 の第１制御信号出力端子CONTRO
L1は第１デマルチプレクサ202 及び第３マルチプレクサ
245 の選択端子に、第４マルチプレクサ246 及び第５マ
ルチプレクサ250 の反転選択端子に、第２制御信号出力
端子CONTROL2は第２及び第３デマルチプレクサ211 ，22
1 の選択端子に、第３制御信号出力端子CONTROL3は第１
及び第２マルチプレクサ214 ，224 の選択端子に、書き
込み列アドレスクロック端子W-COL-ADDR-CLKは第１列ア
ドレス発生器241 のクロック端子に、書き込みアドレス
リセット端子W-COL-ADDR-RST及び書き込みアドレスリセ
ット端子W-ADDR-RSTは第１ＡＮＤゲートＧ１の第１及び
第２入力端子に、読み出し行アドレスクロック端子R-RO
W-ADDR-CLKは第２行アドレス発生器243 のクロック端子
に、読み出し行アドレスリセット端子R-ROW-ADDR-RST及
び読み出しアドレスリセット端子R-ADDR-RSTは第２ＡＮ
ＤゲートＧ２の第１及び第２入力端子にそれぞれ接続さ
れている。
L1は第１デマルチプレクサ202 及び第３マルチプレクサ
245 の選択端子に、第４マルチプレクサ246 及び第５マ
ルチプレクサ250 の反転選択端子に、第２制御信号出力
端子CONTROL2は第２及び第３デマルチプレクサ211 ，22
1 の選択端子に、第３制御信号出力端子CONTROL3は第１
及び第２マルチプレクサ214 ，224 の選択端子に、書き
込み列アドレスクロック端子W-COL-ADDR-CLKは第１列ア
ドレス発生器241 のクロック端子に、書き込みアドレス
リセット端子W-COL-ADDR-RST及び書き込みアドレスリセ
ット端子W-ADDR-RSTは第１ＡＮＤゲートＧ１の第１及び
第２入力端子に、読み出し行アドレスクロック端子R-RO
W-ADDR-CLKは第２行アドレス発生器243 のクロック端子
に、読み出し行アドレスリセット端子R-ROW-ADDR-RST及
び読み出しアドレスリセット端子R-ADDR-RSTは第２ＡＮ
ＤゲートＧ２の第１及び第２入力端子にそれぞれ接続さ
れている。
【００３８】前記第１列アドレス発生器241 のリセット
端子RESET は前記第１ＡＮＤゲートＧ１の出力端子に、
出力端子は前記第３及び第４マルチプレクサ245 ，246
の第１入力端子に接続される。前記第１行アドレス発生
器242 のクロック端子は前記制御部230 の書き込み列ア
ドレスリセット端子W-COL-ADDR-RSTに、リセット端子RE
SET は前記制御部230 の書き込みアドレスリセット端子
W-ADDR-RSTに、出力端子は第３及び第４マルチプレクサ
245 ，246 の第１入力端子に接続される。
端子RESET は前記第１ＡＮＤゲートＧ１の出力端子に、
出力端子は前記第３及び第４マルチプレクサ245 ，246
の第１入力端子に接続される。前記第１行アドレス発生
器242 のクロック端子は前記制御部230 の書き込み列ア
ドレスリセット端子W-COL-ADDR-RSTに、リセット端子RE
SET は前記制御部230 の書き込みアドレスリセット端子
W-ADDR-RSTに、出力端子は第３及び第４マルチプレクサ
245 ，246 の第１入力端子に接続される。
【００３９】前記第１列アドレス発生器241 ，前記第１
行アドレス発生器242 及び第１ＡＮＤゲートＧ１は書き
込みアドレス発生器247 に該当する。
行アドレス発生器242 及び第１ＡＮＤゲートＧ１は書き
込みアドレス発生器247 に該当する。
【００４０】前記第２行アドレス発生器243 のリセット
端子RESET は前記第２ＡＮＤゲートＧ２の出力端子に接
続され、出力端子は前記第３及び第４マルチプレクサ24
5 ，246 の第２入力端子に接続される。
端子RESET は前記第２ＡＮＤゲートＧ２の出力端子に接
続され、出力端子は前記第３及び第４マルチプレクサ24
5 ，246 の第２入力端子に接続される。
【００４１】ブロックアドレス発生器249 のクロック端
子は前記制御部230 の読み出しブロックアドレスクロッ
ク端子R-BLK-ADDR-CLKに、リセット端子RESET は前記制
御部230 の読み出し列アドレスクロック端子R-COL-ADDR
-CLKに、出力端子は第３及び第４マルチプレクサ245 ，
246 の第２入力端子に接続される。
子は前記制御部230 の読み出しブロックアドレスクロッ
ク端子R-BLK-ADDR-CLKに、リセット端子RESET は前記制
御部230 の読み出し列アドレスクロック端子R-COL-ADDR
-CLKに、出力端子は第３及び第４マルチプレクサ245 ，
246 の第２入力端子に接続される。
【００４２】第２列アドレス発生器244 のクロック端子
は前記制御部230 の読み出し列アドレスクロック端子R-
COL-ADDR-CLKに、リセット端子RESET は前記制御部230
の読み出しアドレスリセット端子R-ADDR-RSTに、出力端
子は第３及び第４マルチプレクサ245 ，246 の第２入力
端子に接続される。
は前記制御部230 の読み出し列アドレスクロック端子R-
COL-ADDR-CLKに、リセット端子RESET は前記制御部230
の読み出しアドレスリセット端子R-ADDR-RSTに、出力端
子は第３及び第４マルチプレクサ245 ，246 の第２入力
端子に接続される。
【００４３】前記第２行アドレス発生器243 ，ブロック
アドレス発生器249 ，前記第２列アドレス発生器244 及
び第２ＡＮＤゲートＧ２は読み出しアドレス発生器248
に該当する。
アドレス発生器249 ，前記第２列アドレス発生器244 及
び第２ＡＮＤゲートＧ２は読み出しアドレス発生器248
に該当する。
【００４４】前記第３マルチプレクサ245 の出力端子は
前記第１奇数フィールド用メモリ212 及び第１偶数フィ
ールド用メモリ213 のアドレス端子に接続され、第４マ
ルチプレクサ246 の出力端子は前記第２奇数フィールド
用メモリ222 及び第２偶数フィールド用メモリ223 のア
ドレス端子に接続される。
前記第１奇数フィールド用メモリ212 及び第１偶数フィ
ールド用メモリ213 のアドレス端子に接続され、第４マ
ルチプレクサ246 の出力端子は前記第２奇数フィールド
用メモリ222 及び第２偶数フィールド用メモリ223 のア
ドレス端子に接続される。
【００４５】次いで、図６の動作を図７の波形図と結び
付けて説明する。
付けて説明する。
【００４６】図６において、図５に示した外部エラー訂
正符号部100 から流入される水平付加情報が付加された
データをフレーム周期でいずれか一つのメモリには記録
を行い、他の一つのメモリには記録されたデータを読み
出すために制御部230 から出力される図７のＡに示され
たような第１制御信号CONTROL1が第１デマルチプレクサ
202 の選択端子に入力されることにより二つのフレーム
メモリ210 ，220 中でいずれか一つのフレームメモリが
選択される。前記第１制御信号CONTROL1が“ロー”論理
状態の場合は第１フレームメモリ210 を選択してデータ
を書き込み、“ハイ”論理状態の場合は第２フレームメ
モリ220 を選択してデータを書き込む。
正符号部100 から流入される水平付加情報が付加された
データをフレーム周期でいずれか一つのメモリには記録
を行い、他の一つのメモリには記録されたデータを読み
出すために制御部230 から出力される図７のＡに示され
たような第１制御信号CONTROL1が第１デマルチプレクサ
202 の選択端子に入力されることにより二つのフレーム
メモリ210 ，220 中でいずれか一つのフレームメモリが
選択される。前記第１制御信号CONTROL1が“ロー”論理
状態の場合は第１フレームメモリ210 を選択してデータ
を書き込み、“ハイ”論理状態の場合は第２フレームメ
モリ220 を選択してデータを書き込む。
【００４７】例えば、前記第１制御信号CONTROL1が“ロ
ー”論理状態で第１フレームメモリ210 が選択された時
前記第１デマルチプレクサ202 から伝送された１フレー
ム分のデータを図７のＢに示した第２制御信号CONTROL2
により第２デマルチプレクサ211 を通じて第１奇数フィ
ールド用メモリ212 及び第１偶数フィールド用メモリ21
3 に順次に記録する。
ー”論理状態で第１フレームメモリ210 が選択された時
前記第１デマルチプレクサ202 から伝送された１フレー
ム分のデータを図７のＢに示した第２制御信号CONTROL2
により第２デマルチプレクサ211 を通じて第１奇数フィ
ールド用メモリ212 及び第１偶数フィールド用メモリ21
3 に順次に記録する。
【００４８】即ち、前記第２制御信号CONTROL2が“ロ
ー”の時は第１奇数フィールド用メモリ212 が選択さ
れ、“ハイ”の時は第１偶数フィールド用メモリ213 が
選択される。
ー”の時は第１奇数フィールド用メモリ212 が選択さ
れ、“ハイ”の時は第１偶数フィールド用メモリ213 が
選択される。
【００４９】この際、アドレス発生部240 では第１及び
第２フレームメモリ210 ，220 に書き込み及び読み出し
用アドレスを供給する。
第２フレームメモリ210 ，220 に書き込み及び読み出し
用アドレスを供給する。
【００５０】１フレーム分のデータが第１フレームメモ
リ210 に記録された後次のフレーム分のデータが第２フ
レームメモリ220 に記録される瞬間最初に記録されたデ
ータが第１フレームメモリ210 から読み出される。こう
して二つのフレームメモリが交代に記録されたり読み出
されたりする。
リ210 に記録された後次のフレーム分のデータが第２フ
レームメモリ220 に記録される瞬間最初に記録されたデ
ータが第１フレームメモリ210 から読み出される。こう
して二つのフレームメモリが交代に記録されたり読み出
されたりする。
【００５１】ここで、フレームインターリービング部20
0 でデータをフレームメモリに記録する時とフレームメ
モリからデータを読み出す時の動作をアドレス発生部24
0 と共にみれば次の通りである。
0 でデータをフレームメモリに記録する時とフレームメ
モリからデータを読み出す時の動作をアドレス発生部24
0 と共にみれば次の通りである。
【００５２】データをメモリに記録する時、記録用アド
レスは列アドレスから増加する。即ち、書き込みアドレ
ス発生部247 の第１列アドレス発生器241 では図２のＢ
に示した外部コード長さ、即ち０乃至５９まで増加して
再びリセットされるが、この列アドレスをリセットさせ
る信号は図７のＣに示した通り制御部230 から出力され
る書き込み列アドレスリセット信号W-COL-ADDR-RSTであ
り、この信号（図７のＣ）は再び第１行アドレス発生器
242 のクロック信号として使用され０乃至（５４×１
６）−１，即ち内部コード個数（５４×１６）に該当す
る行アドレスが増加する。
レスは列アドレスから増加する。即ち、書き込みアドレ
ス発生部247 の第１列アドレス発生器241 では図２のＢ
に示した外部コード長さ、即ち０乃至５９まで増加して
再びリセットされるが、この列アドレスをリセットさせ
る信号は図７のＣに示した通り制御部230 から出力され
る書き込み列アドレスリセット信号W-COL-ADDR-RSTであ
り、この信号（図７のＣ）は再び第１行アドレス発生器
242 のクロック信号として使用され０乃至（５４×１
６）−１，即ち内部コード個数（５４×１６）に該当す
る行アドレスが増加する。
【００５３】図７のＤに示した信号はフィールド周期の
書き込みアドレスリセット信号W-ADDR-RSTであり前記第
１行アドレス発生器242をリセットさせる。即ち、記録
用アドレスは１フィールドの間一定に順次に増加する。
このように増加する列及び行アドレスは書き込みアドレ
スリセット信号（図７のＤ）によりフィールドごとにリ
セットされる。
書き込みアドレスリセット信号W-ADDR-RSTであり前記第
１行アドレス発生器242をリセットさせる。即ち、記録
用アドレスは１フィールドの間一定に順次に増加する。
このように増加する列及び行アドレスは書き込みアドレ
スリセット信号（図７のＤ）によりフィールドごとにリ
セットされる。
【００５４】前記第１列アドレス発生器241 及び第１行
アドレス発生器242 から発生される前記行及び列アドレ
スは第３及び第４マルチプレクサ245 ，246 を通じて第
１奇数及び偶数フィールド用メモリ212 ，213 ，第２奇
数及び偶数フィールド用メモリ222 ，223 のアドレス端
子に書き込みアドレスに供給する。
アドレス発生器242 から発生される前記行及び列アドレ
スは第３及び第４マルチプレクサ245 ，246 を通じて第
１奇数及び偶数フィールド用メモリ212 ，213 ，第２奇
数及び偶数フィールド用メモリ222 ，223 のアドレス端
子に書き込みアドレスに供給する。
【００５５】フレームメモリからデータを読み出す時使
われる読み出し用アドレスは行アドレスから増加する。
即ち、行アドレスは読み出し用アドレス発生器248 の第
２行アドレス発生器243 で読み出し行アドレスクロック
R-ROW-ADDR-CLKに応じて内部コード長さ（５４）ほど増
加し、前記第２行アドレス発生器243 は図７のＨに示し
た通りの読み出し行アドレスリセット信号R-ROW-ADDR-R
STにより内部コードごとにリセットされる。
われる読み出し用アドレスは行アドレスから増加する。
即ち、行アドレスは読み出し用アドレス発生器248 の第
２行アドレス発生器243 で読み出し行アドレスクロック
R-ROW-ADDR-CLKに応じて内部コード長さ（５４）ほど増
加し、前記第２行アドレス発生器243 は図７のＨに示し
た通りの読み出し行アドレスリセット信号R-ROW-ADDR-R
STにより内部コードごとにリセットされる。
【００５６】ブロックアドレス発生器249 では２個の内
部コードごとにアドレスが一つずつ増加するが、この際
使われるクロックは図７のＧに示した通り読み出しブロ
ックアドレスクロック信号R-BLK-ADDR-CLKであり、アド
レスを０から１５まで増加させる。図７のＦに示した信
号は前記ブロックアドレス発生器249 の出力信号をリセ
ットするのに用いられる。
部コードごとにアドレスが一つずつ増加するが、この際
使われるクロックは図７のＧに示した通り読み出しブロ
ックアドレスクロック信号R-BLK-ADDR-CLKであり、アド
レスを０から１５まで増加させる。図７のＦに示した信
号は前記ブロックアドレス発生器249 の出力信号をリセ
ットするのに用いられる。
【００５７】第２列アドレス発生器244 において列アド
レスは内部コード個数（５４×２×１６）ごとに一つず
つ増加するが、この際使われるクロックは図７のＦに示
した通り読み出し列アドレスクロック信号R-COL-ADDR-C
LKであり、外部コード長さ、即ち０から５９までアドレ
スを発生させる。図７のＥに示した信号は前記第２列ア
ドレス発生器244 の出力信号をリセットするフレーム周
期の読み出しアドレスリセット信号R-ADDR-RSTである。
レスは内部コード個数（５４×２×１６）ごとに一つず
つ増加するが、この際使われるクロックは図７のＦに示
した通り読み出し列アドレスクロック信号R-COL-ADDR-C
LKであり、外部コード長さ、即ち０から５９までアドレ
スを発生させる。図７のＥに示した信号は前記第２列ア
ドレス発生器244 の出力信号をリセットするフレーム周
期の読み出しアドレスリセット信号R-ADDR-RSTである。
【００５８】従って、図７のＫに示した読み出し用アド
レスは図７のＪに示した記録用アドレスとは異なり内部
コード単位に同じアドレスが２回現われるが、これはデ
ータを記録する時はいずれか１フィールドにすべてを記
録した後再び他のフィールドに記録するのでアドレスが
順次に増加しても構わないが、データを読み出す時は奇
数フィールド用メモリ及び偶数フィールド用メモリのデ
ータを図７のＩに示した第２制御信号CONTROL2により第
１及び第２マルチプレクサ214 ，215 で内部コード単位
に同一なアドレスで交代に読み出すからである。
レスは図７のＪに示した記録用アドレスとは異なり内部
コード単位に同じアドレスが２回現われるが、これはデ
ータを記録する時はいずれか１フィールドにすべてを記
録した後再び他のフィールドに記録するのでアドレスが
順次に増加しても構わないが、データを読み出す時は奇
数フィールド用メモリ及び偶数フィールド用メモリのデ
ータを図７のＩに示した第２制御信号CONTROL2により第
１及び第２マルチプレクサ214 ，215 で内部コード単位
に同一なアドレスで交代に読み出すからである。
【００５９】前記フレームインターリービング部200 の
第１及び第２フレームメモリ210 ，220 から読み出され
たデータが記録媒体600 に記録されるフォーマットは図
８に示した通りである。
第１及び第２フレームメモリ210 ，220 から読み出され
たデータが記録媒体600 に記録されるフォーマットは図
８に示した通りである。
【００６０】１フィールドは４トラックより構成され、
奇数フィールドメモリのデータと偶数フィールドメモリ
のデータが内部コード単位に交代に記録され、１フレー
ムに５４×１６×６０×２バイトのデータが記録され
る。
奇数フィールドメモリのデータと偶数フィールドメモリ
のデータが内部コード単位に交代に記録され、１フレー
ムに５４×１６×６０×２バイトのデータが記録され
る。
【００６１】こうして記録する場合、一つの内部コード
ずつ各フィールドでデータを読み出して交代に伝送する
場合５４×１６×１２バイトのエラーまで訂正できる。
言い換えれば、エラーが発生した場合このエラーは後述
する再生過程でそれぞれ二つのフィールドに分かれ１フ
ィールド内にエラーが発生する確率は1/2 に減少され
る。
ずつ各フィールドでデータを読み出して交代に伝送する
場合５４×１６×１２バイトのエラーまで訂正できる。
言い換えれば、エラーが発生した場合このエラーは後述
する再生過程でそれぞれ二つのフィールドに分かれ１フ
ィールド内にエラーが発生する確率は1/2 に減少され
る。
【００６２】図９は図６に採用したフレームデインター
リービング部の詳細回路図である。
リービング部の詳細回路図である。
【００６３】図９によれば、第１デマルチプレクサ1002
の入力端子は図５に示した内部エラー訂正復号部900 の
出力端子に接続され、フレームデインターリービング部
1000の第２及び第３デマルチプレクサ1011，1021の選択
端子に入力される制御信号が第３制御信号CONTROL3であ
り、第１及び第２マルチプレクサ1014，1024の選択端子
に入力される制御信号が第２制御信号CONTROL2であり、
第５マルチプレクサ1050の出力端子1051は外部エラー訂
正復号部1100の入力端子に結合され、アドレス発生部の
構成が異なる点以外は図６のフレームインターリービン
グ部200 の構成と同一である。
の入力端子は図５に示した内部エラー訂正復号部900 の
出力端子に接続され、フレームデインターリービング部
1000の第２及び第３デマルチプレクサ1011，1021の選択
端子に入力される制御信号が第３制御信号CONTROL3であ
り、第１及び第２マルチプレクサ1014，1024の選択端子
に入力される制御信号が第２制御信号CONTROL2であり、
第５マルチプレクサ1050の出力端子1051は外部エラー訂
正復号部1100の入力端子に結合され、アドレス発生部の
構成が異なる点以外は図６のフレームインターリービン
グ部200 の構成と同一である。
【００６４】前記アドレス発生部1040の第１ＡＮＤゲー
トＧ１１の第１入力端子は前記制御部1030の書き込み行
アドレスリセット端子W-ROW-ADDR-RSTに接続され、第２
入力端子は前記制御部1030の書き込みアドレスリセット
端子W-ADDR-RSTに接続される。
トＧ１１の第１入力端子は前記制御部1030の書き込み行
アドレスリセット端子W-ROW-ADDR-RSTに接続され、第２
入力端子は前記制御部1030の書き込みアドレスリセット
端子W-ADDR-RSTに接続される。
【００６５】第１行アドレス発生器1041のクロック端子
は前記制御部1030の書き込み行アドレスクロック端子W-
ROW-ADDR-CLKに、リセット端子RESET は前記第１ＡＮＤ
ゲートＧ１１の出力端子に、出力端子は前記第３及び第
４マルチプレクサ1045，1046の第１入力端子にそれぞれ
接続されている。
は前記制御部1030の書き込み行アドレスクロック端子W-
ROW-ADDR-CLKに、リセット端子RESET は前記第１ＡＮＤ
ゲートＧ１１の出力端子に、出力端子は前記第３及び第
４マルチプレクサ1045，1046の第１入力端子にそれぞれ
接続されている。
【００６６】ブロックアドレス発生器1049のクロック端
子は前記制御部1030の書き込みブロックアドレスクロッ
ク端子W-BLK-ADDR-CLKに、リセット端子RESET は前記制
御部1030の書き込み列アドレスクロック端子W-COL-ADDR
-CLKに、出力端子は前記第３及び第４マルチプレクサ10
45，1046の第１入力端子に接続される。
子は前記制御部1030の書き込みブロックアドレスクロッ
ク端子W-BLK-ADDR-CLKに、リセット端子RESET は前記制
御部1030の書き込み列アドレスクロック端子W-COL-ADDR
-CLKに、出力端子は前記第３及び第４マルチプレクサ10
45，1046の第１入力端子に接続される。
【００６７】第１列アドレス発生器1042のクロック端子
は前記制御部1030の書き込み列アドレスクロック端子W-
COL-ADDR-CLKに、リセット端子RESET は前記制御部1030
の書き込みアドレスリセット端子W-ADDR-RSTに、出力端
子は前記第３及び第４マルチプレクサ1045，1046の第１
入力端子にそれぞれ接続されている。前記第１行アドレ
ス発生器1041，ブロックアドレス発生器1049，第１列ア
ドレス発生器1042及び第１ＡＮＤゲートＧ１１は書き込
みアドレス発生器1047に該当する。
は前記制御部1030の書き込み列アドレスクロック端子W-
COL-ADDR-CLKに、リセット端子RESET は前記制御部1030
の書き込みアドレスリセット端子W-ADDR-RSTに、出力端
子は前記第３及び第４マルチプレクサ1045，1046の第１
入力端子にそれぞれ接続されている。前記第１行アドレ
ス発生器1041，ブロックアドレス発生器1049，第１列ア
ドレス発生器1042及び第１ＡＮＤゲートＧ１１は書き込
みアドレス発生器1047に該当する。
【００６８】前記第２ＡＮＤゲートＧ１２の第１入力端
子は制御部1030の読み出し列アドレスリセット端子R-CO
L-ADDR-RSTに結合され、第２入力端子は読み出しアドレ
スリセット端子R-ADDR-RSTに結合される。
子は制御部1030の読み出し列アドレスリセット端子R-CO
L-ADDR-RSTに結合され、第２入力端子は読み出しアドレ
スリセット端子R-ADDR-RSTに結合される。
【００６９】第２列アドレス発生器1043のクロック端子
は制御部1030の読み出し列アドレスクロック端子R-COL-
ADDR-CLKに結合され、リセット端子RESET は前記第２Ａ
ＮＤゲートＧ１２の出力端子に結合され、出力端子は第
３及び第４マルチプレクサ1045，1046の第２入力端子に
接続される。
は制御部1030の読み出し列アドレスクロック端子R-COL-
ADDR-CLKに結合され、リセット端子RESET は前記第２Ａ
ＮＤゲートＧ１２の出力端子に結合され、出力端子は第
３及び第４マルチプレクサ1045，1046の第２入力端子に
接続される。
【００７０】第２行アドレス発生器1044のクロック端子
は前記制御部1030の読み出し列アドレスリセット端子R-
COL-ADDR-RSTに接続され、リセット端子は制御部1030の
読み出しアドレスリセット端子R-ADDR-RSTに接続され、
出力端子は第３及び第４マルチプレクサ1045，1046の第
２入力端子に接続される。前記第２列アドレス発生器10
43，第２行アドレス発生器1044及び第２ＡＮＤゲートＧ
１２は読み出しアドレス発生器1048に該当する。
は前記制御部1030の読み出し列アドレスリセット端子R-
COL-ADDR-RSTに接続され、リセット端子は制御部1030の
読み出しアドレスリセット端子R-ADDR-RSTに接続され、
出力端子は第３及び第４マルチプレクサ1045，1046の第
２入力端子に接続される。前記第２列アドレス発生器10
43，第２行アドレス発生器1044及び第２ＡＮＤゲートＧ
１２は読み出しアドレス発生器1048に該当する。
【００７１】次いで、図９に示した回路の動作を図１０
のＡ〜図１０のＫの波形図と結び付けて説明すれば次の
通りである。
のＡ〜図１０のＫの波形図と結び付けて説明すれば次の
通りである。
【００７２】図９において、図５に示した内部エラー訂
正復号部900 から流入される図８に示したフォーマット
で記録されたデータを、第１制御信号CONTROL1，即ち図
１０のＡが“ロー”論理状態の時は第１フレームメモリ
1010を選択して書き込み、“ハイ”論理状態の時は第２
フレームメモリ1020を選択して書き込む。
正復号部900 から流入される図８に示したフォーマット
で記録されたデータを、第１制御信号CONTROL1，即ち図
１０のＡが“ロー”論理状態の時は第１フレームメモリ
1010を選択して書き込み、“ハイ”論理状態の時は第２
フレームメモリ1020を選択して書き込む。
【００７３】例えば、前記第１制御信号CONTROL1（図１
０のＡ）が“ロー”の時、前記第１デマルチプレクサ10
02から伝送されるデータを前記第２デマルチプレクサ10
11を通じて再び第１奇数フィールド用メモリ1012及び第
１偶数フィールド用メモリ1013に内部コード単位に交代
に記録されるが、これは前記第２デマルチプレクサ1011
に入力される第３制御信号（図１０のＩ）により制御さ
れる。
０のＡ）が“ロー”の時、前記第１デマルチプレクサ10
02から伝送されるデータを前記第２デマルチプレクサ10
11を通じて再び第１奇数フィールド用メモリ1012及び第
１偶数フィールド用メモリ1013に内部コード単位に交代
に記録されるが、これは前記第２デマルチプレクサ1011
に入力される第３制御信号（図１０のＩ）により制御さ
れる。
【００７４】この際、アドレス発生部1040の書き込みア
ドレス発生器1047では行アドレスから増加される。行ア
ドレスは第１行アドレス発生器1041で内部コード長さ
（５４）ほど増加し、内部コードごとにリセットされる
が、この際使われるリセット信号は図１０のＥに示した
書き込み行アドレスリセット信号W-ROW-ADDR-RSTであ
る。
ドレス発生器1047では行アドレスから増加される。行ア
ドレスは第１行アドレス発生器1041で内部コード長さ
（５４）ほど増加し、内部コードごとにリセットされる
が、この際使われるリセット信号は図１０のＥに示した
書き込み行アドレスリセット信号W-ROW-ADDR-RSTであ
る。
【００７５】ブロックアドレス発生器1049では２個の内
部コードごとにアドレスが一つずつ増加するが、この際
使われるクロックは図１０のＤに示した通り書き込みブ
ロックアドレスクロック信号W-BLK-ADDR-CLKであり、ア
ドレスの総てを０乃至１５まで増加させる。図１０のＣ
に示した信号は前記ブロックアドレス発生器1049の出力
信号をリセットするのに使われる。
部コードごとにアドレスが一つずつ増加するが、この際
使われるクロックは図１０のＤに示した通り書き込みブ
ロックアドレスクロック信号W-BLK-ADDR-CLKであり、ア
ドレスの総てを０乃至１５まで増加させる。図１０のＣ
に示した信号は前記ブロックアドレス発生器1049の出力
信号をリセットするのに使われる。
【００７６】第１列アドレス発生器1042では全体内部コ
ード個数（５４×２×１６）ごとに一つずつ増加する
が、この際使われるクロックは図１０のＣに示した書き
込み列アドレスクロック信号W-COL-ADDR-CLKであり、外
部コード長さ、即ち０乃至５９までアドレスを増加させ
る。
ード個数（５４×２×１６）ごとに一つずつ増加する
が、この際使われるクロックは図１０のＣに示した書き
込み列アドレスクロック信号W-COL-ADDR-CLKであり、外
部コード長さ、即ち０乃至５９までアドレスを増加させ
る。
【００７７】図１０のＦに示した信号はフレーム周期の
前記第１列アドレス発生器1042の書き込みアドレスリセ
ット信号W-ADDR-RSTである。
前記第１列アドレス発生器1042の書き込みアドレスリセ
ット信号W-ADDR-RSTである。
【００７８】書き込み用アドレスは前記書き込みアドレ
ス発生器1047から図１０のＫに示した内部コード単位に
同じアドレスが２回現われるが、図８に示したように１
フレームデータが内部コードブロック単位に奇数フィー
ルドデータと偶数フィールドデータが交番に記録されて
いるので奇数フィールド及び偶数フィールドのデータを
内部コード単位に同一なアドレスで交代にフィールドメ
モリに書き込むべきであるからである。
ス発生器1047から図１０のＫに示した内部コード単位に
同じアドレスが２回現われるが、図８に示したように１
フレームデータが内部コードブロック単位に奇数フィー
ルドデータと偶数フィールドデータが交番に記録されて
いるので奇数フィールド及び偶数フィールドのデータを
内部コード単位に同一なアドレスで交代にフィールドメ
モリに書き込むべきであるからである。
【００７９】第１奇数フィールド用メモリ1012及び第１
偶数フィールド用メモリ1013からデータを読み出す時使
われる読み出し用アドレスは列アドレスから増加する。
列アドレスは第２列アドレス発生器1043で外部コード長
さほど増加し再びリセットされるが、この列アドレスを
リセットさせる信号は図１０のＧに示したように読み出
し列アドレスリセット信号R-COL-ADDR-RSTであり、この
信号は再び行アドレス発生器1048のクロック信号で使用
され内部コード個数（５４×１６）ほどの行アドレスが
増加する。
偶数フィールド用メモリ1013からデータを読み出す時使
われる読み出し用アドレスは列アドレスから増加する。
列アドレスは第２列アドレス発生器1043で外部コード長
さほど増加し再びリセットされるが、この列アドレスを
リセットさせる信号は図１０のＧに示したように読み出
し列アドレスリセット信号R-COL-ADDR-RSTであり、この
信号は再び行アドレス発生器1048のクロック信号で使用
され内部コード個数（５４×１６）ほどの行アドレスが
増加する。
【００８０】前記読み出しアドレス発生器1048から出力
される読み出し用アドレスは図１０のＪに示した通り一
定の順次で増加する。
される読み出し用アドレスは図１０のＪに示した通り一
定の順次で増加する。
【００８１】このように増加する列及び行アドレスは図
１０のＨに示した読み出しアドレスリセット信号R-ADDR
-RSTによりフィールドごとにリセットされる。従って、
第１マルチプレクサ1014では図１０のＢに示した第２制
御信号CONTROL2により“ロー”の時は第１奇数フィール
ド用メモリ1012を選択し、“ハイ”の時は第１偶数フィ
ールド用メモリ1013を選択して前記第１奇数又は偶数フ
ィールド用メモリ1012，1013に貯蔵されたデータを第５
マルチプレクサ1050に伝送する。
１０のＨに示した読み出しアドレスリセット信号R-ADDR
-RSTによりフィールドごとにリセットされる。従って、
第１マルチプレクサ1014では図１０のＢに示した第２制
御信号CONTROL2により“ロー”の時は第１奇数フィール
ド用メモリ1012を選択し、“ハイ”の時は第１偶数フィ
ールド用メモリ1013を選択して前記第１奇数又は偶数フ
ィールド用メモリ1012，1013に貯蔵されたデータを第５
マルチプレクサ1050に伝送する。
【００８２】第５マルチプレクサ1050ではフィールド別
に読み出されたデータを外部エラー訂正復号部1100に伝
送する。
に読み出されたデータを外部エラー訂正復号部1100に伝
送する。
【００８３】
【発明の効果】本発明によるエラー訂正装置及び該方法
はバーストエラーの訂正のためにデータを積符号化する
時、インターリービングを１フィールド内で行わず１フ
レーム内で２フィールドを内部コード長さ単位に交代に
インターリービングして２フィールドにかけてエラーを
拡散することによりエラー訂正能力を少なくとも２倍に
高めてバーストエラーが発生する場合そのエラーを１フ
ィールド内に局限させることにより生ずる画質の劣化を
防止することができる。
はバーストエラーの訂正のためにデータを積符号化する
時、インターリービングを１フィールド内で行わず１フ
レーム内で２フィールドを内部コード長さ単位に交代に
インターリービングして２フィールドにかけてエラーを
拡散することによりエラー訂正能力を少なくとも２倍に
高めてバーストエラーが発生する場合そのエラーを１フ
ィールド内に局限させることにより生ずる画質の劣化を
防止することができる。
【００８４】また、本発明は訂正範囲を超えたエラーが
発生したとしてもエラーの集中現象を防いでエラー隠匿
のような機能を容易に行うことにより画質の劣化を防止
することができる。
発生したとしてもエラーの集中現象を防いでエラー隠匿
のような機能を容易に行うことにより画質の劣化を防止
することができる。
【図１】従来のエラー訂正装置のブロック図である。
【図２】Ａは積符号を説明するための図、ＢはＡによる
外部コードに対するコードフォーマットであり、ＣはＡ
による内部コードに対するコードフォーマットである。
外部コードに対するコードフォーマットであり、ＣはＡ
による内部コードに対するコードフォーマットである。
【図３】Ａは図１による奇数フィールドのインターリー
ビングマップであり、Ｂは図１による偶数フィールドの
インターリービングマップである。
ビングマップであり、Ｂは図１による偶数フィールドの
インターリービングマップである。
【図４】図１に採用されたインターリービング部により
インターリービングした後記録されるテープフォーマッ
トである。
インターリービングした後記録されるテープフォーマッ
トである。
【図５】本発明によるエラー訂正装置による一実施例の
ブロック図である。
ブロック図である。
【図６】図５に採用されたフレームインターリービング
部の詳細回路図である。
部の詳細回路図である。
【図７】Ａ〜Ｋは図６によるフレームインターリービン
グ部に対する動作波形図である。
グ部に対する動作波形図である。
【図８】図５に採用されたフレームインターリービング
部によりフレームインターリービング後記録されるテー
プフォーマットである。
部によりフレームインターリービング後記録されるテー
プフォーマットである。
【図９】図５に採用されたフレームデインターリービン
グ部の詳細回路図である。
グ部の詳細回路図である。
【図１０】Ａ〜Ｋは図９によるフレームデインターリー
ビング部に対する動作波形図である。
ビング部に対する動作波形図である。
２，100 外部エラー訂正符号部 ３ インターリービング部 ４，300 内部エラー訂正符号部４ ５，400 変調部 ６，500 記録増幅器 ７，600 記録媒体 ８，700 再生増幅器 ９，800 復調部 １０，900 内部エラー訂正復号部 １１ デインターリービング部 １２，1100 外部エラー訂正復号部 200 フレームインターリービング部 1000 フレームデインターリービング部
Claims (27)
- 【請求項１】 圧縮されたデータを記録媒体に記録及び
記録されたデータを再生するディジタル信号記録再生装
置において、 圧縮されたブロックデータに水平付加情報を付加する外
部エラー訂正符号手段と、 前記外部エラー訂正符号手段から符号化された一フレー
ム分の２フィールドデータを内部コード単位に交代に配
列するフレームインターリーブ手段と、 前記フレームインターリーブ手段から読み出されたデー
タに垂直付加情報を付加して前記記録媒体に伝送する内
部エラー訂正符号手段と、 前記記録媒体から再生されるデータからエラー訂正可能
範囲内のエラーに対しては訂正を行い、訂正可能範囲を
超えたエラーに対してはエラーフラグを付加して出力す
るエラー訂正復号手段と、 前記内部エラー訂正復号手段から出力され２フィールド
と分けて内部コード単位ずつ交代に記録されたデータの
対応するフィールドを検索して検索されたデータをフィ
ールド別に配列するフレームインターリーブ手段と、 前記フレームデインターリーブ手段からフィールド別に
読み出されたデータでエラーフラグが付加されている外
部コードに対するエラーを再び訂正する外部エラー訂正
復号手段を含むことを特徴とするエラー訂正装置。 - 【請求項２】 前記フレームインターリーブ手段は前記
外部エラー訂正符号手段から伝送されるデータをフレー
ム別に貯蔵するための第１及び第２フレームメモリと、 前記第１及び第２フレームメモリに前記外部エラー訂正
符号手段の出力データがフレーム分ずつ書き込まれるよ
うに分離するための第１分離手段と、 前記第１又は第２フレームメモリの書き込まれたデータ
を内部コードずつ交代に読み出すための第１選択手段
と、 前記第１及び第２フレームメモリの書き込み及び読み出
しアドレスを供給するための第１アドレス発生手段と、 前記第１選択手段により選択されたフレームメモリの出
力データにインデックス信号を挿入するためのインデッ
クス挿入手段と、 前記第１及び第２フレームメモリのデータ書き込み及び
読み出しを制御し、前記第１アドレス発生手段のアドレ
ス発生を制御する第１制御手段を含むことを特徴とする
請求項１項記載のエラー訂正装置。 - 【請求項３】 前記第１アドレス発生手段は列アドレス
から外部コード長さほど増加した後リセットされ、この
ようにリセットされる時ごとに行アドレスは１ずつ増加
して所定数の内部コード個数ほど増加する第１書き込み
アドレス発生部と、 所定数の個数ほど行アドレスから増加し、ブロックアド
レスは２個の内部コードごとに増加し、列アドレスは前
記ブロックアドレスがリセットされる時ごとに１ずつ増
加して外部コード長さほど増加する第１読み出しアドレ
ス発生部を含むことを特徴とする請求項２項記載のエラ
ー訂正装置。 - 【請求項４】 前記第１書き込みアドレス発生部は外部
コード長さに該当するアドレスを発生させる第１列アド
レス発生器と、 内部コード長さに該当するアドレスを所定数の内部コー
ド個数ほど発生させる第１行アドレス発生器を含むこと
を特徴とする請求項３項記載のエラー訂正装置。 - 【請求項５】 前記第１書き込みアドレス発生部は前記
第１制御手段から供給される書き込み列アドレスリセッ
ト信号及び書き込みアドレスリセット信号を入力して外
部コード長さほど増加した後リセットされる信号を第１
列アドレス発生器に供給する第１ゲーティング手段をさ
らに含むことを特徴とする請求項４項記載のエラー訂正
装置。 - 【請求項６】 前記第１制御手段から供給される前記書
き込み列アドレスリセット信号は外部コード長さ周期で
リセットされる信号であり、前記書き込みアドレスリセ
ット信号はフィールド周期でリセットされる信号である
ことを特徴とする請求項５項記載のエラー訂正装置。 - 【請求項７】 前記第１読み出しアドレス発生部は内部
コード長さに該当するアドレスを所定数の内部コード個
数ほど発生させる第２行アドレス発生器と、 ２個の内部コード毎に１ずつ増加するアドレスを発生さ
せ所定数の内部コード個数毎にリセットされる第１ブロ
ックアドレス発生器と、 前記第１ブロックアドレス発生器がリセットされる時毎
に１ずつ増加して外部コード長さに該当するアドレスを
発生させる第２列アドレス発生器を含むことを特徴とす
る請求項３項記載のエラー訂正装置。 - 【請求項８】 前記第１読み出しアドレス発生部は前記
第１制御手段から供給される読み出し行アドレスリセッ
ト信号及び読み出しアドレスリセット信号を入力して内
部コード長さ毎にリセットされるようにリセット信号を
第２行アドレス発生器に供給する第２ゲーティング手段
をさらに含むことを特徴とする請求項７項記載のエラー
訂正装置。 - 【請求項９】 前記第１制御手段から供給される前記読
み出し行アドレスリセット信号は内部コード長さ周期で
リセットされる信号であり、前記第１制御手段から供給
される前記読み出しアドレスリセット信号はフレーム周
期でリセットされる信号であることを特徴とする請求項
８項記載のエラー訂正装置。 - 【請求項１０】 前記第１及び第２フレームメモリは前
記第１分離手段により分離された一フレーム分のデータ
を奇数フィールド又は偶数フィールドで貯蔵するための
それぞれの奇数及び偶数フィールド用メモリと、 前記第１制御手段から出力されるフィールド区別制御信
号に応じて前記第１アドレス発生手段の第１書き込みア
ドレス発生部から発生される前記奇数及び偶数フィール
ド用メモリの該当するアドレスに前記分離手段により分
離されたデータが貯蔵されるように制御するためのそれ
ぞれのデマルチプレクサと、 前記第１アドレス発生手段の第１読み出しアドレス発生
部から発生される前記行、ブロック及び列読み出しアド
レスに合わせて前記それぞれの奇数フィールド又は偶数
フィールド用メモリに貯蔵されたデータをアクセスして
前記第１制御手段から出力される制御信号に応じて前記
奇数フィールド又は偶数フィールドメモリのデータを交
代に選択するそれぞれのマルチプレクサを含むことを特
徴とする請求項３項記載のエラー訂正装置。 - 【請求項１１】 前記内部エラー訂正符号手段から伝送
されるデータを高周波成分のデータに変調した後前記記
録媒体に記録して前記データに載せられた低周波成分に
対する高いエラー率を補償するための変調手段をさらに
含むことを特徴とする請求項１０項記載のエラー訂正装
置。 - 【請求項１２】 前記変調手段から出力されるフレーム
分のデータは前記記録媒体に８トラックに記録されるこ
とを特徴とする請求項１１項記載のエラー訂正装置。 - 【請求項１３】 前記それぞれのマルチプレクサに供給
される制御信号は内部コード長さの周期であり、トラッ
クが変わる時点、即ちトラックの最後の内部コードデー
タと新たなトラックが始まる内部コードデータを読み出
す時は同一の特定論理状態の信号が出力されることを特
徴とする請求項１２項記載のエラー訂正装置。 - 【請求項１４】 前記フレームデインターリーブ手段は
前記内部エラー訂正復号手段から伝送されるデータをフ
レーム別に貯蔵するための第３及び第４フレームメモリ
と、 前記第３又は第４フレームメモリに前記内部エラー訂正
復号手段の出力データがフレーム分ずつ書き込まれるよ
うに分離するための第２分離手段と、 前記第３又は第４フレームメモリに書き込まれたデータ
をフィールド別に読み出すための第２選択手段と、 前記第３及び第４フレームメモリの書き込み及び読み出
しアドレスを供給するための第２アドレス発生手段と、 前記第３及び第４フレームメモリのデータ書き込み及び
読み出しを制御し、前記第２アドレス発生手段のアドレ
ス発生を制御する第２制御手段を含むことを特徴とする
請求項１項記載のエラー訂正装置。 - 【請求項１５】 前記第２アドレス発生手段は行アドレ
スから所定数の内部コード個数ほど増加し、ブロックア
ドレスは２個の内部コードブロックごとに１ずつ増加
し、列アドレスは前記ブロックアドレスがリセットされ
る時ごとに１ずつ増加して外部コード長さほど増加する
第２書き込みアドレス発生部と、 列アドレスから外部コード長さほど増加した後リセット
され、行アドレスは列アドレスがリセットされる時ごと
に１ずつ増加して所定数の内部コード個数ほど増加する
第２読み出しアドレス発生部を含むことを特徴とする請
求項１４項記載のエラー訂正装置。 - 【請求項１６】 前記第２書き込みアドレス発生部は内
部コード長さに該当するアドレスを所定数の内部コード
個数ほど発生させる第３行アドレス発生器と、 ２個の
内部コードごとに１ずつ増加するアドレスを発生させ所
定数の内部コード個数周期でリセットされる第２ブロッ
クアドレス発生器と、 前記第２ブロックアドレス発生器がリセットされる時ご
とに１ずつ増加して外部コード長さに該当するアドレス
を発生させる第３列アドレス発生器を含むことを特徴と
する請求項１５項記載のエラー訂正装置。 - 【請求項１７】 前記第２書き込みアドレス発生部は前
記第２制御手段から供給される書き込み行アドレスリセ
ット信号及び書き込みアドレスリセット信号を入力して
内部コード長さほどリセットされるようリセット信号を
前記第３行アドレス発生器に供給する第３ゲーティング
手段をさらに含むことを特徴とする請求項１６項記載の
エラー訂正装置。 - 【請求項１８】 前記第２制御手段から供給される前記
書き込み行アドレスリセット信号は単位内部コード長さ
周期でリセットされる信号であり、前記書き込みアドレ
スリセット信号はフレーム周期でリセットされる信号で
あることを特徴とする請求項１７項記載のエラー訂正装
置。 - 【請求項１９】 前記第２読み出しアドレス発生部は外
部コード長さに該当するアドレスを発生させる第４列ア
ドレス発生器と、 内部コード長さに該当するアドレスを所定数の内部コー
ド個数ほど発生させる第４行アドレス発生器を含むこと
を特徴とする請求項１５項記載のエラー訂正装置。 - 【請求項２０】 前記第２読み出しアドレス発生部は前
記第２制御手段から供給される読み出し列アドレスリセ
ット信号及び読み出しアドレスリセット信号を入力して
外部コード単位でリセットされるようリセット信号を前
記第４列アドレス発生器に供給する第４ゲーティング手
段をさらに含むことを特徴とする請求項１９項記載のエ
ラー訂正装置。 - 【請求項２１】 前記第２制御手段から供給される前記
読み出し列アドレスリセット信号は外部コード長さ周期
でリセットされる信号であり、前記読み出しアドレスリ
セット信号はフィールド別にリセットされる信号である
ことを特徴とする請求項２０項記載のエラー訂正装置。 - 【請求項２２】 前記第３及び第４フレームメモリのそ
れぞれは前記第２分離手段から伝送されるインターリー
ブされた１フレームのデータを奇数フィールド又は偶数
フィールドで貯蔵するための奇数及び偶数フィールド用
メモリと、 前記第２制御手段から出力される制御信号に応じて交代
に前記第２書き込みアドレス発生器で発生される書き込
み用行及び列アドレスにより前記奇数及び偶数フィール
ド用メモリにアクセスして前記分離手段のデータを前記
奇数及び偶数フィールド用メモリに分離書き込むための
デマルチプレクサと、 前記第２読み出しアドレス発生部から発生される１フィ
ールド分の順次的な行及び列アドレスにより前記奇数及
び偶数フィールド用メモリのデータをアクセスして前記
奇数及び偶数フィールド用メモリを前記第２制御手段か
ら供給されるフィールド区別制御信号に応じて選択する
マルチプレクサを含むことを特徴とする請求項１４項記
載のエラー訂正装置。 - 【請求項２３】 前記それぞれのデマルチプレクサに供
給される制御信号は内部コード長さの周期であり、トラ
ックが変わる時点、即ちトラックの最後の内部コードデ
ータと新たなトラックが始まる内部コードデータを読み
出す時は同一な特定論理状態の信号が出力されることを
特徴とする請求項２２項記載のエラー訂正装置。 - 【請求項２４】 前記内部エラー訂正符号手段から伝送
されるデータを高周波成分のデータに変調して前記記録
媒体に記録して前記データに載せられた低周波成分に対
する高いエラー率を補償する変調手段と、 前記記録媒体に記録されたデータを本来の特定低周波帯
域に復調して前記内部エラー訂正復号手段に伝送する復
調手段をさらに含むことを特徴とする請求項１項記載の
エラー訂正装置。 - 【請求項２５】 圧縮されたデータに水平付加情報を付
加し、このデータをインターリービングして垂直付加情
報を付加する積符号により符号化して記録媒体に記録
し、前記記録媒体から再生されるデータから前記垂直付
加情報により訂正を行いインターリービングされたデー
タを本来の配列された順序で再配列した後、再び前記水
平付加情報により訂正を行って復号化するディジタル記
録再生装置において、 前記積符号化された２フィールドのデータを内部コード
ずつ交代に配列するためのフレームインターリーブ手段
と、 前記フレームインターリーブ手段によりフィールド間イ
ンターリービングされたデータの該当フィールドを検索
してフィールド別に配列するためのフレームデインター
リーブ手段を含むことを特徴とするエラー訂正装置。 - 【請求項２６】 圧縮されたデータを記録媒体に記録及
び記録されたデータを再生するディジタル信号記録再生
装置のエラー訂正方法において、 圧縮されたブロックデータに水平付加情報を付加する外
部エラー訂正符号化段階と、 前記外部エラー訂正符号化段階から符号化されたフレー
ム分データで内部コードずつ２フィールドのデータを交
代に配列するフレームインターリーブ段階と、 前記フレームインターリーブ段階から読み出されたデー
タに垂直付加情報を付加して前記記録媒体に伝送する内
部エラー訂正符号化段階と、 前記記録媒体から再生されるデータからエラー訂正可能
範囲内のエラーに対しては訂正を行い、訂正可能範囲を
超えたエラーに対してはエラーフラグを付加する内部エ
ラー訂正復号化段階と、 前記内部エラー訂正復号化段階から出力され２フィール
ドと分けて内部コード単位ずつ交代に記録されたデータ
の対応するフィールドを検索して検索されたデータをフ
ィールド別に配列するフレームデインターリーブ段階
と、 前記フレームデインターリーブ段階からフィールド別に
読み出されたデータでエラーフラグが付加されている外
部コードに対するエラーを再び訂正する外部エラー訂正
復号化段階を含むことを特徴とするエラー訂正方法。 - 【請求項２７】 前記内部エラー訂正符号化段階から伝
送される低周波成分のデータに対して高いエラー率を補
償するために高周波成分のデータに変調して前記記録媒
体に記録する変調段階と、 前記記録媒体に記録されたデータを本来の特定低周波帯
域に復調して前記内部エラー訂正復号化段階に伝送する
復調段階をさらに含むことを特徴とする請求項２６項記
載のエラー訂正方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR15248/1991 | 1991-08-31 | ||
| KR1019910015248A KR100200801B1 (ko) | 1991-08-31 | 1991-08-31 | 오류정정장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563588A true JPH0563588A (ja) | 1993-03-12 |
| JP3332240B2 JP3332240B2 (ja) | 2002-10-07 |
Family
ID=19319451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32780191A Expired - Fee Related JP3332240B2 (ja) | 1991-08-31 | 1991-12-11 | エラー訂正装置及びその方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5400347A (ja) |
| JP (1) | JP3332240B2 (ja) |
| KR (1) | KR100200801B1 (ja) |
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