JPH0563201A - 伝導度変調型ｍｏｓｆｅｔおよびその製造方法 - Google Patents
伝導度変調型ｍｏｓｆｅｔおよびその製造方法Info
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- JPH0563201A JPH0563201A JP22081791A JP22081791A JPH0563201A JP H0563201 A JPH0563201 A JP H0563201A JP 22081791 A JP22081791 A JP 22081791A JP 22081791 A JP22081791 A JP 22081791A JP H0563201 A JPH0563201 A JP H0563201A
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Abstract
(57)【要約】
【目的】高抵抗層内のターンオフ時に形成された空乏層
領域と逆導電型、高不純物濃度のコレクタ層あるいはバ
ッファ層にはさまれた領域に蓄積したキャリアをすばや
く再結合消滅させてターンオフ時のテイル電流を小さく
するが、オン電圧の増大を抑える。 【構成】高抵抗層のそのコレクタ層あるいはその間のバ
ッファ層に近接する部分を結晶欠陥に富む層とすること
により、ターンオフ時の電圧上昇が終了した時点で過剰
キャリアの蓄積される層部分内のみライフタイムを低減
し、効率よく蓄積キャリアを再結合消滅させる。そのよ
うな結晶欠陥に富む層は、基板上に高抵抗層の一部を直
接あるいはバッファ層を介して積層したのち、ガス原子
をその部分に拡散させ、熱処理により析出物を析出させ
ることにより容易に形成でき、その上に残りの高抵抗層
を積層する。
領域と逆導電型、高不純物濃度のコレクタ層あるいはバ
ッファ層にはさまれた領域に蓄積したキャリアをすばや
く再結合消滅させてターンオフ時のテイル電流を小さく
するが、オン電圧の増大を抑える。 【構成】高抵抗層のそのコレクタ層あるいはその間のバ
ッファ層に近接する部分を結晶欠陥に富む層とすること
により、ターンオフ時の電圧上昇が終了した時点で過剰
キャリアの蓄積される層部分内のみライフタイムを低減
し、効率よく蓄積キャリアを再結合消滅させる。そのよ
うな結晶欠陥に富む層は、基板上に高抵抗層の一部を直
接あるいはバッファ層を介して積層したのち、ガス原子
をその部分に拡散させ、熱処理により析出物を析出させ
ることにより容易に形成でき、その上に残りの高抵抗層
を積層する。
Description
【０００１】
【産業上の利用分野】本発明は、電圧で制御できる電力
用スイッチング素子として用いられる伝導度変調型ＭＯ
ＳＦＥＴおよびその製造方法に関する。
用スイッチング素子として用いられる伝導度変調型ＭＯ
ＳＦＥＴおよびその製造方法に関する。
【０００２】
【従来の技術】近年、電力用スイッチング素子への要望
は、より高速化へ、そして高耐圧, 高電力化へとますま
す拡大しつつある。このような背景のもとに半導体基板
の両主面に接触する電流を表面に設けられた複数のＭＯ
Ｓ構造により制御するたて型の電力用ＭＯＳＦＥＴ (絶
縁ゲート型電力用ＭＯＳＦＥＴ) がスイッチング電源用
途を主体として大きな伸長をみせている。また、ＭＯＳ
構造を設けられる主面と反対側の主面側に異なる導電形
の層を設け、伝導度変調を利用してオン抵抗を低くした
伝導度変調型ＭＯＳＦＥＴは、より高耐圧, 高電力を要
求されるインバータ制御用途にその主用途を広げようと
している。伝導度変調型ＭＯＳＦＥＴは、絶縁ゲート型
バイポーラトランジスタとも呼ばれるので、以下ＩＧＢ
Ｔと略す。
は、より高速化へ、そして高耐圧, 高電力化へとますま
す拡大しつつある。このような背景のもとに半導体基板
の両主面に接触する電流を表面に設けられた複数のＭＯ
Ｓ構造により制御するたて型の電力用ＭＯＳＦＥＴ (絶
縁ゲート型電力用ＭＯＳＦＥＴ) がスイッチング電源用
途を主体として大きな伸長をみせている。また、ＭＯＳ
構造を設けられる主面と反対側の主面側に異なる導電形
の層を設け、伝導度変調を利用してオン抵抗を低くした
伝導度変調型ＭＯＳＦＥＴは、より高耐圧, 高電力を要
求されるインバータ制御用途にその主用途を広げようと
している。伝導度変調型ＭＯＳＦＥＴは、絶縁ゲート型
バイポーラトランジスタとも呼ばれるので、以下ＩＧＢ
Ｔと略す。
【０００３】図２はｎチャネルＩＧＢＴの基本構造を示
し、ｐ+ コレクタ層１にｎ+ バッファ層21を介して接す
るｎ- 高抵抗層２の表面部にはｐベース領域３が選択的
に形成され、このｐ領域３の表面部には二つのｎ+ ソー
ス領域４が、また中央部にはｐ領域より深いｐ+ ウエル
５が形成されている。ｎ+ ソース領域４とｎ- 領域２の
露出部にはさまれたｐベース領域31にｎチャネルを形成
するために、絶縁膜６を介してゲート端子Ｇに接続され
るゲート電極７が設けられている。絶縁膜６に明けられ
たコンタクトホールにおいて、エミッタ端子Ｅに接続さ
れるエミッタ電極８がｐ+ ウエル５およびｎ+ ソース領
域４に接触している。また、ｐ+ コレクタ層１にはコレ
クタ端子Ｃに接続されるコレクタ電極９が接触してい
る。このＩＧＢＴのエミッタ端子Ｅを接地し、ゲート端
子Ｇおよびコレクタ端子に正の電圧を印加すると、ＭＯ
ＳＦＥＴと同じ原理でゲート電極７の下のｐ層３の表面
が反転して電子のチャネルが形成される。従って、ｎ-
ベース領域２がアース電位に接続された形となり、ｐ+
コレクタ層１から正孔電流が注入される。つまり、高抵
抗層領域であるｎ- 層２に少数キャリア (正孔) の注入
がおこる。この少数キャリアの注入は、電荷中性条件を
満たすために多数キャリアである電子の濃度をひきあ
げ、このｎ- 層２の抵抗を大幅に低減させる、いわゆる
伝導度変調効果によってオン抵抗が十分低いデバイスと
なる。一方、このようなＩＧＢＴのターンオフは、ゲー
ト端子Ｇの電圧を０ボルトまたは負電圧に低下させるこ
とで達せられる。ターンオフはｎ- 高抵抗層２内に蓄積
した電子および正孔が完全に消滅した時点で完了する。
し、ｐ+ コレクタ層１にｎ+ バッファ層21を介して接す
るｎ- 高抵抗層２の表面部にはｐベース領域３が選択的
に形成され、このｐ領域３の表面部には二つのｎ+ ソー
ス領域４が、また中央部にはｐ領域より深いｐ+ ウエル
５が形成されている。ｎ+ ソース領域４とｎ- 領域２の
露出部にはさまれたｐベース領域31にｎチャネルを形成
するために、絶縁膜６を介してゲート端子Ｇに接続され
るゲート電極７が設けられている。絶縁膜６に明けられ
たコンタクトホールにおいて、エミッタ端子Ｅに接続さ
れるエミッタ電極８がｐ+ ウエル５およびｎ+ ソース領
域４に接触している。また、ｐ+ コレクタ層１にはコレ
クタ端子Ｃに接続されるコレクタ電極９が接触してい
る。このＩＧＢＴのエミッタ端子Ｅを接地し、ゲート端
子Ｇおよびコレクタ端子に正の電圧を印加すると、ＭＯ
ＳＦＥＴと同じ原理でゲート電極７の下のｐ層３の表面
が反転して電子のチャネルが形成される。従って、ｎ-
ベース領域２がアース電位に接続された形となり、ｐ+
コレクタ層１から正孔電流が注入される。つまり、高抵
抗層領域であるｎ- 層２に少数キャリア (正孔) の注入
がおこる。この少数キャリアの注入は、電荷中性条件を
満たすために多数キャリアである電子の濃度をひきあ
げ、このｎ- 層２の抵抗を大幅に低減させる、いわゆる
伝導度変調効果によってオン抵抗が十分低いデバイスと
なる。一方、このようなＩＧＢＴのターンオフは、ゲー
ト端子Ｇの電圧を０ボルトまたは負電圧に低下させるこ
とで達せられる。ターンオフはｎ- 高抵抗層２内に蓄積
した電子および正孔が完全に消滅した時点で完了する。
【０００４】
【発明が解決しようとする課題】ｎ- 高抵抗層２に蓄積
した正孔は、ｐベース領域３を経てエミッタ電極８に達
する。また電子は、ｎ-高抵抗層２中で正孔と再結合す
るか、ｐ+ コレクタ層１に引きよせられる。このターン
オフ現象はオープンベースバイポーラトランジスタのタ
ーンオフと同じであり、比較的長いターンオフ時間をも
つことになる。特にテイル電流と呼ばれる、指数関数的
に低下するフォール電流によるターンオフ損失は非常に
大きく、ＩＧＢＴの最大の欠点の一つであった。Extend
ed Abstract IEDM 83, p.79(1983) に記載されているよ
うに、ｎ+ バッファ層21の挿入は正孔の注入効率を下げ
ることによるこの現象の対策の一つである。さらには、
高抵抗層のライフタイムを低減するために、例えばIEEE
Trans. Electron Devices,ED-31, p.1790(1985) に記
載されているように種々のライフタイム制御方法が適用
されてきた。あるいは、ターンオフ時に蓄積した電子を
コレクタ電極に引きつけ、消滅させるために、PCIM '88
Proc. p.189(1988)に記載されているように、図２にお
けるコレクタ電極９を高抵抗層２に短絡して正孔注入量
を低減し、コレクタ電極９への伝導通路を設けることに
より、早急にキャリアを引きぬき、ターンオフ時間を低
減するコレクタ短絡型ＩＧＢＴが提案された。
した正孔は、ｐベース領域３を経てエミッタ電極８に達
する。また電子は、ｎ-高抵抗層２中で正孔と再結合す
るか、ｐ+ コレクタ層１に引きよせられる。このターン
オフ現象はオープンベースバイポーラトランジスタのタ
ーンオフと同じであり、比較的長いターンオフ時間をも
つことになる。特にテイル電流と呼ばれる、指数関数的
に低下するフォール電流によるターンオフ損失は非常に
大きく、ＩＧＢＴの最大の欠点の一つであった。Extend
ed Abstract IEDM 83, p.79(1983) に記載されているよ
うに、ｎ+ バッファ層21の挿入は正孔の注入効率を下げ
ることによるこの現象の対策の一つである。さらには、
高抵抗層のライフタイムを低減するために、例えばIEEE
Trans. Electron Devices,ED-31, p.1790(1985) に記
載されているように種々のライフタイム制御方法が適用
されてきた。あるいは、ターンオフ時に蓄積した電子を
コレクタ電極に引きつけ、消滅させるために、PCIM '88
Proc. p.189(1988)に記載されているように、図２にお
けるコレクタ電極９を高抵抗層２に短絡して正孔注入量
を低減し、コレクタ電極９への伝導通路を設けることに
より、早急にキャリアを引きぬき、ターンオフ時間を低
減するコレクタ短絡型ＩＧＢＴが提案された。
【０００５】しかし、第一にあげたバッファ層の挿入
は、正孔の注入量を低減するものであり、伝導度変調型
効果を低下させ、オン電圧が増大することになる。そし
て、ライフタイム制御は、比較的厚い高抵抗層のライフ
タイムを低減するため、さらにオン電圧の増大が伴う。
は、正孔の注入量を低減するものであり、伝導度変調型
効果を低下させ、オン電圧が増大することになる。そし
て、ライフタイム制御は、比較的厚い高抵抗層のライフ
タイムを低減するため、さらにオン電圧の増大が伴う。
【０００６】図３は耐圧1200Ｖのコレクタ短絡型ＩＧＢ
Ｔの構造および寸法を示し、ｎ- 高抵抗層２はｐ+ 層１
に隣接するｎ+ 層21によってコレクタ電極９と短絡され
ている。この場合、ｐ+ 層１, ｎ+ 層21は、例えば図中
に記入されているように200μｍの厚さのｎ- 基板に、
約30μｍの深さに不純物拡散して形成されている。一
方、図２に示す構造のＩＧＢＴは、耐圧1200Ｖの場合、
500μｍの厚さのｐ+サブストレートの上にｎ+ 層21お
よびｎ- 層２からなる厚さ 100μｍのエピタキシャル層
を成長させることにより作られる。しかし、図３におい
てそのようにｎ-層２を薄くするためには、薄い基板を
用いなければならないが、拡散工程などにおける基板の
取扱いの関係から 200μｍ以上の厚さが必要である。従
って、厚いｎ- 高抵抗層２に蓄積したキャリアの移動に
時間がかかり、前述のいわゆるテイル電流が長くなる欠
点がある。これを改善するためにライフタイム制御方法
の採用が考えられるが、厚いｎ- 高抵抗層２の低減は大
幅にオン電圧を増大させることになる。
Ｔの構造および寸法を示し、ｎ- 高抵抗層２はｐ+ 層１
に隣接するｎ+ 層21によってコレクタ電極９と短絡され
ている。この場合、ｐ+ 層１, ｎ+ 層21は、例えば図中
に記入されているように200μｍの厚さのｎ- 基板に、
約30μｍの深さに不純物拡散して形成されている。一
方、図２に示す構造のＩＧＢＴは、耐圧1200Ｖの場合、
500μｍの厚さのｐ+サブストレートの上にｎ+ 層21お
よびｎ- 層２からなる厚さ 100μｍのエピタキシャル層
を成長させることにより作られる。しかし、図３におい
てそのようにｎ-層２を薄くするためには、薄い基板を
用いなければならないが、拡散工程などにおける基板の
取扱いの関係から 200μｍ以上の厚さが必要である。従
って、厚いｎ- 高抵抗層２に蓄積したキャリアの移動に
時間がかかり、前述のいわゆるテイル電流が長くなる欠
点がある。これを改善するためにライフタイム制御方法
の採用が考えられるが、厚いｎ- 高抵抗層２の低減は大
幅にオン電圧を増大させることになる。
【０００７】図４に各種負荷におけるターンオフ波形を
示す。(a) は、Ｒ負荷ターンオフ、(b) はＬ負荷ターン
オフ、(c) は共振回路のターンオフである。図４(b) に
示すＬ負荷ターンオフ時には、テイル部分ではコレクタ
・エミッタ電圧はほとんど一定で、コレクタへ高電圧が
印加されており、電子を急速に引きこむため、比較的早
いフォール時間を呈する。しかし、図４(c) に示す共振
回路では、電流がほとんど低下してからコレクタ・エミ
ッタ間電圧が急速に増大し、そのdv／dtによるＣdv／d
t、つまり接合容量偏位電流が発生し、成長する空乏層
内から電子がはき出されコレクタ電極に引きよせられ
る。一方、ｎ- 高抵抗層中に蓄積していた正孔は空乏層
内に引きよせられる。また、空乏層内からはき出された
電子電流はベース電流としてｐ+ コレクタ層からの正孔
の注入をうながす。これらがＣdv／dt電流と一緒になっ
て図に示すような比較的大きな電流Ｉf が発生し、大き
なターンオフ損失へと導く。これを改善するにはＣ・dv
／dtによる正孔電流を低減しなければならない。すなわ
ち、正孔をできるだけ急速に消滅させることが必要であ
る。これを実現するには、電子電流のコレクタへの伝導
通路の形成とライフタイムの低減が不可欠である。しか
し、上述のように、コレクタへの電子電流の伝導通路を
設けたコレクタ短絡型ＩＧＢＴでは、ｎ- 高抵抗層が厚
く、ライフタイムを低減することは不可能である。これ
らの問題は、導電型を逆にし、従って移動するキャリア
も逆になるｐチャネルのＩＧＢＴの場合についても同様
に存在する。
示す。(a) は、Ｒ負荷ターンオフ、(b) はＬ負荷ターン
オフ、(c) は共振回路のターンオフである。図４(b) に
示すＬ負荷ターンオフ時には、テイル部分ではコレクタ
・エミッタ電圧はほとんど一定で、コレクタへ高電圧が
印加されており、電子を急速に引きこむため、比較的早
いフォール時間を呈する。しかし、図４(c) に示す共振
回路では、電流がほとんど低下してからコレクタ・エミ
ッタ間電圧が急速に増大し、そのdv／dtによるＣdv／d
t、つまり接合容量偏位電流が発生し、成長する空乏層
内から電子がはき出されコレクタ電極に引きよせられ
る。一方、ｎ- 高抵抗層中に蓄積していた正孔は空乏層
内に引きよせられる。また、空乏層内からはき出された
電子電流はベース電流としてｐ+ コレクタ層からの正孔
の注入をうながす。これらがＣdv／dt電流と一緒になっ
て図に示すような比較的大きな電流Ｉf が発生し、大き
なターンオフ損失へと導く。これを改善するにはＣ・dv
／dtによる正孔電流を低減しなければならない。すなわ
ち、正孔をできるだけ急速に消滅させることが必要であ
る。これを実現するには、電子電流のコレクタへの伝導
通路の形成とライフタイムの低減が不可欠である。しか
し、上述のように、コレクタへの電子電流の伝導通路を
設けたコレクタ短絡型ＩＧＢＴでは、ｎ- 高抵抗層が厚
く、ライフタイムを低減することは不可能である。これ
らの問題は、導電型を逆にし、従って移動するキャリア
も逆になるｐチャネルのＩＧＢＴの場合についても同様
に存在する。
【０００８】本発明の目的は、ＩＧＢＴの高抵抗層内の
ターンオフ時に形成された空乏層領域と逆導電型, 高不
純物濃度のコレクタ層にはさまれた領域に蓄積したキャ
リアをすばやく再結合消滅させ、その他の高抵抗層の領
域のライフタイムを長いままとして、ターンオフ時のテ
イル電流を小さくししかもオン電圧の増大を極力少なく
したＩＧＢＴおよびその製造方法を提供することにあ
る。
ターンオフ時に形成された空乏層領域と逆導電型, 高不
純物濃度のコレクタ層にはさまれた領域に蓄積したキャ
リアをすばやく再結合消滅させ、その他の高抵抗層の領
域のライフタイムを長いままとして、ターンオフ時のテ
イル電流を小さくししかもオン電圧の増大を極力少なく
したＩＧＢＴおよびその製造方法を提供することにあ
る。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、低不純物濃度で第一導電型の第一層、
その一面側に直接あるいは高不純物濃度で第一導電型の
バッファ層を介して隣接する高不純物濃度で第二導電型
の第二層、第一層の他面側の表面層内に選択的に形成さ
れた第二導電型の第一領域およびその第一領域の表面層
内に選択的に形成された高不純物濃度で第一導電型の第
二領域からなる半導体基体の第二領域および第一層露出
部にはさまれた第一領域表面上にゲート絶縁膜を介して
ゲート電極を備え、エミッタ電極が第一領域および第二
領域に共通に接触し、コレクタ電極が第三層に接触する
ＩＧＢＴにおいて、第一層の第二層あるいはバッファ層
との界面に近接した部分に所定の厚さの結晶欠陥に富む
層を備えたものとする。また本発明は、高不純物濃度で
第二導電型の基板上に直接あるいは高不純物濃度で第一
導電型のバッファ層を介して低不純物濃度で第一導電型
の高抵抗層を積層し、その高抵抗層の表面から選択的に
それぞれ不純物を導入することにより高抵抗層の表面層
内に第二導電型の第一領域およびその第一領域の表面層
内に高不純物濃度で第一導電型の第二領域を形成するこ
とにより半導体基体を作成するＩＧＢＴの製造方法にお
いて、基板上に、直接あるいはバッファ層を介して高抵
抗層の一部分を積層したのち、その高抵抗層の一部分の
表面からガス原子を拡散させ、次いで熱処理によりガス
原子を含む析出物を析出させて結晶欠陥に富む層を形成
し、その層の上に高抵抗層の残りの部分を積層するもの
とする。ガス原子として酸素を用いることが有効であ
る。そして、熱処理が900 〜1000℃における高温熱処理
とそれにつづく600〜650 ℃における低温熱処理とを含
むことが有効である。
めに、本発明は、低不純物濃度で第一導電型の第一層、
その一面側に直接あるいは高不純物濃度で第一導電型の
バッファ層を介して隣接する高不純物濃度で第二導電型
の第二層、第一層の他面側の表面層内に選択的に形成さ
れた第二導電型の第一領域およびその第一領域の表面層
内に選択的に形成された高不純物濃度で第一導電型の第
二領域からなる半導体基体の第二領域および第一層露出
部にはさまれた第一領域表面上にゲート絶縁膜を介して
ゲート電極を備え、エミッタ電極が第一領域および第二
領域に共通に接触し、コレクタ電極が第三層に接触する
ＩＧＢＴにおいて、第一層の第二層あるいはバッファ層
との界面に近接した部分に所定の厚さの結晶欠陥に富む
層を備えたものとする。また本発明は、高不純物濃度で
第二導電型の基板上に直接あるいは高不純物濃度で第一
導電型のバッファ層を介して低不純物濃度で第一導電型
の高抵抗層を積層し、その高抵抗層の表面から選択的に
それぞれ不純物を導入することにより高抵抗層の表面層
内に第二導電型の第一領域およびその第一領域の表面層
内に高不純物濃度で第一導電型の第二領域を形成するこ
とにより半導体基体を作成するＩＧＢＴの製造方法にお
いて、基板上に、直接あるいはバッファ層を介して高抵
抗層の一部分を積層したのち、その高抵抗層の一部分の
表面からガス原子を拡散させ、次いで熱処理によりガス
原子を含む析出物を析出させて結晶欠陥に富む層を形成
し、その層の上に高抵抗層の残りの部分を積層するもの
とする。ガス原子として酸素を用いることが有効であ
る。そして、熱処理が900 〜1000℃における高温熱処理
とそれにつづく600〜650 ℃における低温熱処理とを含
むことが有効である。
【００１０】
【作用】以下、ｎチャネルＩＧＢＴについて例示した図
５を引用して本発明における作用について説明する。図
５(a) はターンオフ時の現象解析のための座標で、図中
に記入された符号は図２と共通である。図５(b),(c) は
ターンオフ時の印加電圧の上昇に伴う過剰キャリア分布
の変化を順次示す。オフ時、電圧が上昇するにつれてｎ
- 層２内にｐ領域３との接合界面から空乏層を広げるた
めにイオン化し、電子がｐ+ コレクタ層１側に引きらせ
られる。これがベース電流となり、ｐ+ コレクタ層１か
ら正孔が注入される。このメカニズムによって図(c) に
示すようにｎ+ バッファ層21と空乏層端との間に斜線の
大きな過剰キャリアを蓄積する。本発明により層２の層
21に近接した部分に拡散させたガス原子を含む析出物の
析出などにより形成された結晶欠陥は、ターンオフ時の
電圧上昇が終了した時点での過剰キャリアの蓄積される
層部分内のみのライフタイムを低減し、効率よく蓄積キ
ャリアを再結合消滅させるのに役立つ。そしてｎ- 層２
の残った部分のライフタイムは低減されないので、ライ
フタイム低減によるオン電圧の上昇を大幅に少なくする
ことができる。なお、バッファ層21が設けられないとき
には、過剰キャリアはｎ- 層２のコレクタ層１に近接し
た部分に蓄積されるので、その部分に形成される結晶欠
陥に富む層が同様の作用をする。
５を引用して本発明における作用について説明する。図
５(a) はターンオフ時の現象解析のための座標で、図中
に記入された符号は図２と共通である。図５(b),(c) は
ターンオフ時の印加電圧の上昇に伴う過剰キャリア分布
の変化を順次示す。オフ時、電圧が上昇するにつれてｎ
- 層２内にｐ領域３との接合界面から空乏層を広げるた
めにイオン化し、電子がｐ+ コレクタ層１側に引きらせ
られる。これがベース電流となり、ｐ+ コレクタ層１か
ら正孔が注入される。このメカニズムによって図(c) に
示すようにｎ+ バッファ層21と空乏層端との間に斜線の
大きな過剰キャリアを蓄積する。本発明により層２の層
21に近接した部分に拡散させたガス原子を含む析出物の
析出などにより形成された結晶欠陥は、ターンオフ時の
電圧上昇が終了した時点での過剰キャリアの蓄積される
層部分内のみのライフタイムを低減し、効率よく蓄積キ
ャリアを再結合消滅させるのに役立つ。そしてｎ- 層２
の残った部分のライフタイムは低減されないので、ライ
フタイム低減によるオン電圧の上昇を大幅に少なくする
ことができる。なお、バッファ層21が設けられないとき
には、過剰キャリアはｎ- 層２のコレクタ層１に近接し
た部分に蓄積されるので、その部分に形成される結晶欠
陥に富む層が同様の作用をする。
【００１１】
【実施例】図１(a) 〜(e) は本発明の一実施例のＩＧＢ
Ｔ半導体基体製造工程を示し、図２と共通の部分には同
一の符号が付されている。すなわち、コレクタ層となる
ｐ + 基板１を用意し (図(a))、その上にエピタキシャル
成長により、先ず抵抗率0.01〜0.003 Ωcmのｎ+ バッフ
ァ層21を10〜20μｍの厚さに、次いで抵抗率30〜150 Ω
cmのｎ- 層22を10〜20μｍの厚さに堆積した (図(b))。
次に、酸素雰囲気で加熱することによりｎ- エピタキシ
ャル層22の中に高濃度の酸素10を拡散させた(図(c))。
このあと、 900〜1000℃の高温アニールと 600〜650 ℃
の低温アニールを順次行うと、ｎ-エピタキシャル層22
の中に酸素を含む析出物が形成され、結晶欠陥11が生ず
る (図(d))。理由は解明されていないが、高温アニール
とそれにつづく低温アニールを施すことが結晶欠陥の形
成に有効であることが認められた。そして高温アニール
時には、ｎ- 層22の表面からは酸素が外方拡散するた
め、表面層には酸素がなく、デヌーデトゾーン (無欠陥
層) が形成される。従って、さらにエピタキシャル成長
により抵抗率30〜 150Ωcmのｎ- 層23を30〜150 μｍの
厚さに堆積した場合、欠陥のないｎ- 層を形成すること
ができた (図(e))。このｎ- 層23の表面上に絶縁膜を介
してゲート電極７を形成し、不純物拡散によりｎ- 層23
の表面部に不純物拡散によってｐ領域３, ｎ+ 領域４お
よびｐ+ 領域31を形成し、表面にエミッタ電極８、裏面
にコレクタ電極９を接触させれば図２に示すＩＧＢＴ構
造ができ上がる。
Ｔ半導体基体製造工程を示し、図２と共通の部分には同
一の符号が付されている。すなわち、コレクタ層となる
ｐ + 基板１を用意し (図(a))、その上にエピタキシャル
成長により、先ず抵抗率0.01〜0.003 Ωcmのｎ+ バッフ
ァ層21を10〜20μｍの厚さに、次いで抵抗率30〜150 Ω
cmのｎ- 層22を10〜20μｍの厚さに堆積した (図(b))。
次に、酸素雰囲気で加熱することによりｎ- エピタキシ
ャル層22の中に高濃度の酸素10を拡散させた(図(c))。
このあと、 900〜1000℃の高温アニールと 600〜650 ℃
の低温アニールを順次行うと、ｎ-エピタキシャル層22
の中に酸素を含む析出物が形成され、結晶欠陥11が生ず
る (図(d))。理由は解明されていないが、高温アニール
とそれにつづく低温アニールを施すことが結晶欠陥の形
成に有効であることが認められた。そして高温アニール
時には、ｎ- 層22の表面からは酸素が外方拡散するた
め、表面層には酸素がなく、デヌーデトゾーン (無欠陥
層) が形成される。従って、さらにエピタキシャル成長
により抵抗率30〜 150Ωcmのｎ- 層23を30〜150 μｍの
厚さに堆積した場合、欠陥のないｎ- 層を形成すること
ができた (図(e))。このｎ- 層23の表面上に絶縁膜を介
してゲート電極７を形成し、不純物拡散によりｎ- 層23
の表面部に不純物拡散によってｐ領域３, ｎ+ 領域４お
よびｐ+ 領域31を形成し、表面にエミッタ電極８、裏面
にコレクタ電極９を接触させれば図２に示すＩＧＢＴ構
造ができ上がる。
【００１２】また、ｎ- 層２を厚くし、バッファ層21を
省略したＩＧＢＴでは、ｐ+ 基板１の上に直接積層され
たｎ- 層に結晶欠陥を生成することにより、同様の効果
が得られる。なお、いずれの場合も析出物形成のために
拡散させるガス原子として酸素のほかにアルゴンなども
用いることができる。
省略したＩＧＢＴでは、ｐ+ 基板１の上に直接積層され
たｎ- 層に結晶欠陥を生成することにより、同様の効果
が得られる。なお、いずれの場合も析出物形成のために
拡散させるガス原子として酸素のほかにアルゴンなども
用いることができる。
【００１３】
【発明の効果】本発明によれば、高抵抗層のターンオフ
時に過剰キャリアの蓄積するコレクタ層あるいはバッフ
ァ層に近接した部分のみに結晶欠陥を多く生成すること
により、蓄積したキャリアを効率良く再結合消滅させる
ことができ、高抵抗層の残りの部分のライフタイムは低
減させないですむため、オン電圧の上昇を抑制すること
ができるので、ターンオフ時間と順電圧降下のトレード
オフ関係が大幅に改善された。しかも、そのような部分
的結晶欠陥は結晶層積層とガス原子の拡散との組合わせ
により容易に形成できるので、得られる効果は極めて大
きい。
時に過剰キャリアの蓄積するコレクタ層あるいはバッフ
ァ層に近接した部分のみに結晶欠陥を多く生成すること
により、蓄積したキャリアを効率良く再結合消滅させる
ことができ、高抵抗層の残りの部分のライフタイムは低
減させないですむため、オン電圧の上昇を抑制すること
ができるので、ターンオフ時間と順電圧降下のトレード
オフ関係が大幅に改善された。しかも、そのような部分
的結晶欠陥は結晶層積層とガス原子の拡散との組合わせ
により容易に形成できるので、得られる効果は極めて大
きい。
【図１】本発明の一実施例のＩＧＢＴ半導体基体製造工
程を(a) ないし(e) の順に示す断面図
程を(a) ないし(e) の順に示す断面図
【図２】ＩＧＢＴの断面構造図
【図３】コレクタ短絡型ＩＧＢＴの断面構造図
【図４】各種負荷におけるターンオフ波形を示し、(a)
はＲ負荷ターンオフ、(b) はＬ負荷ターンオフ、(c) は
共振回路ターンオフにおけるそれぞれの波形図
はＲ負荷ターンオフ、(b) はＬ負荷ターンオフ、(c) は
共振回路ターンオフにおけるそれぞれの波形図
【図５】ターンオフ時の印加電圧による過剰キャリア分
布の変化を示し、(a) はターンオフ現象解析のための座
標図、(b) は印加電圧の低いとき、(c) は高いときのそ
れぞれの過剰キャリア概念的分布図
布の変化を示し、(a) はターンオフ現象解析のための座
標図、(b) は印加電圧の低いとき、(c) は高いときのそ
れぞれの過剰キャリア概念的分布図
１ ｐ+ 基板 ２１ ｎ+ バッファ層 ２２ ｎ- 層 ２３ ｎ- 層 ３ ｐ領域 ４ ｎ+ 領域 ６ 絶縁膜 ７ ゲート電極 ８ エミッタ電極 ９ コレクタ電極 １０ 酸素 １１ 結晶欠陥
Claims (6)
- 【請求項１】低不純物濃度で第一導電型の第一層、その
一面側に隣接する高不純物濃度で第二導電型の第二層、
第一層の他面側の表面層内に選択的に形成された第二導
電型の第一領域およびその第一領域の表面層内に選択的
に形成された高不純物濃度で第一導電型の第二領域から
なる半導体基体の第二領域および第一層露出部にはさま
れた第一領域表面上にゲート絶縁膜を介してゲート電極
を備え、エミッタ電極が第一領域および第二領域に共通
に接触し、コレクタ電極が第二層に接触するものにおい
て、第一層の第二層との界面に近接した部分に所定の厚
さの結晶欠陥に富む層を備えたことを特徴とする伝導度
変調型ＭＯＳＦＥＴ。 - 【請求項２】低不純物濃度で第一導電型の第一層、その
一面側に高不純物濃度で第一導電型のバッファ層を介し
て隣接する高不純物濃度で第二導電型の第二層、第一層
の他面側の表面層内に選択的に形成された第二導電型の
第一領域およびその第一領域の表面層内に選択的に形成
された高不純物濃度で第一導電型の第二領域からなる半
導体基体の第二領域および第一層露出部にはさまれた第
一領域表面上にゲート絶縁膜を介してゲート電極を備
え、エミッタ電極が第一領域および第二領域に共通に接
触し、コレクタ電極が第二層に接触するものにおいて、
第一層のバッファ層との界面に近接した部分に所定の厚
さの結晶欠陥に富む層を備えたことを特徴とする伝導度
変調型ＭＯＳＦＥＴ。 - 【請求項３】高不純物濃度で第二導電型の基板の上に低
不純物濃度で第一導電型の高抵抗層を積層し、その高抵
抗層の表面から選択的にそれぞれ不純物を導入すること
により高抵抗層の表面層内に第二導電型の第一領域およ
びその第一領域の表面層内に高不純物濃度で第一導電型
の第二領域を形成することにより半導体基体を作成する
伝導度変調型ＭＯＳＦＥＴの製造方法において、基板上
に、高抵抗層の一部分を積層したのち、その高抵抗層の
一部分の表面からガス原子を拡散させ、次いで熱処理に
よりガス原子を含む析出物を析出させて結晶欠陥に富む
層を形成し、その層の上に高抵抗層の残りの部分を積層
することを特徴とする伝導度変調型ＭＯＳＦＥＴの製造
方法。 - 【請求項４】高不純物濃度で第二導電型の基板の上に高
不純物濃度で第一導電型のバッファ層を介して低不純物
濃度で第一導電型の高抵抗層を積層し、その高抵抗層の
表面から選択的にそれぞれ不純物を導入することにより
高抵抗層の表面層内に第二導電型の第一領域およびその
第一領域の表面層内に高不純物濃度で第一導電型の第二
領域を形成することにより半導体基体を作成する伝導度
変調型ＭＯＳＦＥＴの製造方法において、基板上にバッ
ファ層および高抵抗層の一部分を積層したのち、その高
抵抗層の一部分の表面からガス原子を拡散させ、次いで
熱処理によりガス原子を含む析出物を析出させて結晶欠
陥に富む層を形成し、その層の上に高比抵抗層の残りの
部分を積層することを特徴とする伝導度変調型ＭＯＳＦ
ＥＴの製造方法。 - 【請求項５】ガス原子として酸素を用いる請求項３ある
いは４記載の伝導度変調型ＭＯＳＦＥＴの製造方法。 - 【請求項６】熱処理が900 〜1000℃における高温熱処理
とそれにつづく600〜650 ℃における低温熱処理とを含
む請求項５記載の伝導度変調型ＭＯＳＦＥＴの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22081791A JPH0563201A (ja) | 1991-09-02 | 1991-09-02 | 伝導度変調型ｍｏｓｆｅｔおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22081791A JPH0563201A (ja) | 1991-09-02 | 1991-09-02 | 伝導度変調型ｍｏｓｆｅｔおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563201A true JPH0563201A (ja) | 1993-03-12 |
Family
ID=16757025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22081791A Pending JPH0563201A (ja) | 1991-09-02 | 1991-09-02 | 伝導度変調型ｍｏｓｆｅｔおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563201A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184486A (ja) * | 2006-01-10 | 2007-07-19 | Denso Corp | 半導体装置 |
| JP2007317875A (ja) * | 2006-05-25 | 2007-12-06 | Denso Corp | 半導体素子及びその製造方法 |
-
1991
- 1991-09-02 JP JP22081791A patent/JPH0563201A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184486A (ja) * | 2006-01-10 | 2007-07-19 | Denso Corp | 半導体装置 |
| JP2007317875A (ja) * | 2006-05-25 | 2007-12-06 | Denso Corp | 半導体素子及びその製造方法 |
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