JPH0560845A - デイジタル集積回路 - Google Patents
デイジタル集積回路Info
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- JPH0560845A JPH0560845A JP3254801A JP25480191A JPH0560845A JP H0560845 A JPH0560845 A JP H0560845A JP 3254801 A JP3254801 A JP 3254801A JP 25480191 A JP25480191 A JP 25480191A JP H0560845 A JPH0560845 A JP H0560845A
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- signal
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【目的】 信号端子に所定の電圧が設定された状態でモ
ード切換用入力端子を介して所定の信号が入力されると
回路のモードが切り換わる機能を有するディジタル集積
回路であって、モードを切り換えるために要する配線の
数を低減する。 【構成】 テストモード設定用端子Ａ、信号端子Ｂ１〜
Ｂ３と集積回路10との間には ＦＥＴ１、２、３、４、
インバータ５からなる電圧設定回路20が接続されてい
る。テストモード設定用端子Ａに信号が入力されてこれ
がＧＮＤレベルに設定されると、信号端子Ｂ１はＶCCレ
ベルに、信号端子Ｂ２はＧＮＤレベルに設定される上
に、信号端子Ｂ２は基準電圧（ＶE ）が印加される。よ
って、信号端子Ｂ１〜Ｂ３に外部から電圧を設定するこ
となく、テストモード設定用端子Ａに与える電圧のみで
テストモードに切り換わる。
ード切換用入力端子を介して所定の信号が入力されると
回路のモードが切り換わる機能を有するディジタル集積
回路であって、モードを切り換えるために要する配線の
数を低減する。 【構成】 テストモード設定用端子Ａ、信号端子Ｂ１〜
Ｂ３と集積回路10との間には ＦＥＴ１、２、３、４、
インバータ５からなる電圧設定回路20が接続されてい
る。テストモード設定用端子Ａに信号が入力されてこれ
がＧＮＤレベルに設定されると、信号端子Ｂ１はＶCCレ
ベルに、信号端子Ｂ２はＧＮＤレベルに設定される上
に、信号端子Ｂ２は基準電圧（ＶE ）が印加される。よ
って、信号端子Ｂ１〜Ｂ３に外部から電圧を設定するこ
となく、テストモード設定用端子Ａに与える電圧のみで
テストモードに切り換わる。
Description
【０００１】
【産業上の利用分野】本発明は１又は複数の信号用入力
端子に所定の電圧が設定された状態でモード切換用入力
端子を介して所定の信号が入力されると回路のモードが
切り換わる機能を有するディジタル集積回路に関する。
端子に所定の電圧が設定された状態でモード切換用入力
端子を介して所定の信号が入力されると回路のモードが
切り換わる機能を有するディジタル集積回路に関する。
【０００２】
【従来の技術】この種のディジタル集積回路の従来例と
して図３に示すものがある。図３はデジタル集積回路の
内部の一部を示すブロック図である。
して図３に示すものがある。図３はデジタル集積回路の
内部の一部を示すブロック図である。
【０００３】図中10はディジタル集積回路βの主要構成
たる集積回路である。この集積回路10にはテストモード
設定用論理回路12及び論理回路11が設けられている。図
中には集積回路10の一部の端子が示されており。テスト
モード設定用端子Ａはテストモード設定用論理回路12を
オン・オフさせるに必要な電圧信号を入力するための端
子である。一方、信号端子Ｂ１、Ｂ２、Ｂ３は信号を入
出力するための端子であるが、テストモード時に必要な
電圧レベルを設定入力するための端子をも兼ねている。
たる集積回路である。この集積回路10にはテストモード
設定用論理回路12及び論理回路11が設けられている。図
中には集積回路10の一部の端子が示されており。テスト
モード設定用端子Ａはテストモード設定用論理回路12を
オン・オフさせるに必要な電圧信号を入力するための端
子である。一方、信号端子Ｂ１、Ｂ２、Ｂ３は信号を入
出力するための端子であるが、テストモード時に必要な
電圧レベルを設定入力するための端子をも兼ねている。
【０００４】ここでは信号端子Ｂ１がＶCCレベル、信号
端子Ｂ２がＧＮＤレベルに設定され、信号端子Ｂ３に基
準電圧（ＶE ）が印加された状態で、テストモード設定
用端子ＡがＧＮＤレベルになると、テストモードに切り
換わり、回路状態が正常か否かを自動的にチェックされ
るようになっている。
端子Ｂ２がＧＮＤレベルに設定され、信号端子Ｂ３に基
準電圧（ＶE ）が印加された状態で、テストモード設定
用端子ＡがＧＮＤレベルになると、テストモードに切り
換わり、回路状態が正常か否かを自動的にチェックされ
るようになっている。
【０００５】なお、テストモード設定用端子ＡをＶCCレ
ベル又はオープンにすると、テストモードが解除される
ようになっている。
ベル又はオープンにすると、テストモードが解除される
ようになっている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来例による場合には、複数個のディジタル集積回路αを
同時にテストモードで動作させようとすると、図４に示
すように各ディジタル集積回路βについて、テストモー
ド設定用端子Ａは勿論のこと、信号端子Ｂ１〜Ｂ３を互
いに接続する必要があり、ディジタル集積回路βの個数
が多くなればなる程、配線作業が大変となる。また、パ
ッケージの大きさや周辺のスペースによる制限によっ
て、配線できない端子が出てくる虞れもある。
来例による場合には、複数個のディジタル集積回路αを
同時にテストモードで動作させようとすると、図４に示
すように各ディジタル集積回路βについて、テストモー
ド設定用端子Ａは勿論のこと、信号端子Ｂ１〜Ｂ３を互
いに接続する必要があり、ディジタル集積回路βの個数
が多くなればなる程、配線作業が大変となる。また、パ
ッケージの大きさや周辺のスペースによる制限によっ
て、配線できない端子が出てくる虞れもある。
【０００７】更に、テストモードでエージング等を行う
場合、基本的な回路についてエージングは可能であるも
のの、エージングが不可能な回路ブロックも存在する。
例えば、信号端子Ｂ１〜Ｂ３とテストモード設定用端子
Ａとの間の論理回路11についてのエージングは不可能
で、論理回路11はテストモード以外についても動作する
故、回路全体としての信頼性が低いという欠点もある。
場合、基本的な回路についてエージングは可能であるも
のの、エージングが不可能な回路ブロックも存在する。
例えば、信号端子Ｂ１〜Ｂ３とテストモード設定用端子
Ａとの間の論理回路11についてのエージングは不可能
で、論理回路11はテストモード以外についても動作する
故、回路全体としての信頼性が低いという欠点もある。
【０００８】本考案は上記した背景のもとに創作された
ものであり、その目的とするところは、モードを切り換
えるために要する配線の数を低減できるディジタル集積
回路を提供することにある。
ものであり、その目的とするところは、モードを切り換
えるために要する配線の数を低減できるディジタル集積
回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明にかかるディジタ
ル集積回路は、１又は複数の信号用入力端子に所定の電
圧が設定された状態でモード切換用入力端子を介して所
定の信号が入力されると回路のモードが切り換わる機能
を有するディジタル集積回路において、信号用入力端子
と論理回路側との間に接続してあり、モード切換用入力
端子を介して入力された信号に応じて信号用入力端子の
電圧をグランド電圧又は電源電圧に設定する電圧設定回
路を備えていることを特徴としている。
ル集積回路は、１又は複数の信号用入力端子に所定の電
圧が設定された状態でモード切換用入力端子を介して所
定の信号が入力されると回路のモードが切り換わる機能
を有するディジタル集積回路において、信号用入力端子
と論理回路側との間に接続してあり、モード切換用入力
端子を介して入力された信号に応じて信号用入力端子の
電圧をグランド電圧又は電源電圧に設定する電圧設定回
路を備えていることを特徴としている。
【００１０】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１はディジタル集積回路の内部を示す回路図で
ある。ここで例をあげて説明するディジタル集積回路α
は、図３に示す従来回路の場合と同じく、回路の動作を
自動的にチェックする機能（テストモード）を有するも
ので、テストモードに切り換えるに当たっての端子の電
圧設定についても同様である。なお、従来回路と同じ構
成部は同じ部品番号で表示する。
する。図１はディジタル集積回路の内部を示す回路図で
ある。ここで例をあげて説明するディジタル集積回路α
は、図３に示す従来回路の場合と同じく、回路の動作を
自動的にチェックする機能（テストモード）を有するも
ので、テストモードに切り換えるに当たっての端子の電
圧設定についても同様である。なお、従来回路と同じ構
成部は同じ部品番号で表示する。
【００１１】本実施例回路と従来回路とが構成的にみて
大きく異なっているのは、テストモード設定用端子Ａ
（モード切換用入力端子に相当する）、信号端子Ｂ１〜
Ｂ３(信号用入力端子に相当する) と集積回路10( 論理
回路に相当する) との間に次に説明する電圧設定回路20
が接続されている点である。
大きく異なっているのは、テストモード設定用端子Ａ
（モード切換用入力端子に相当する）、信号端子Ｂ１〜
Ｂ３(信号用入力端子に相当する) と集積回路10( 論理
回路に相当する) との間に次に説明する電圧設定回路20
が接続されている点である。
【００１２】テストモード設定用端子Ａと集積回路10と
の間にはインバータ５が接続されている。テストモード
設定用端子Ａには、インバータ５の入力の他に、ｐチャ
ネルのＦＥＴ（Field Effect Transistor)１、３の各ゲ
ートが接続されている一方、インバータ５の出力には、
集積回路10におけるテストモード設定用論理回路12（図
３参照）の入力の他に、ｎチャネルのＦＥＴ２、４の各
ゲートが接続されている。ＦＥＴ１のドレインは電源
（Ｖcc) が接続されており、ソースは信号端子Ｂ１に接
続されている。また、ＦＥＴ２のソースは接地（GND)さ
れており、ドレインは信号端子Ｂ２に接続されている。
の間にはインバータ５が接続されている。テストモード
設定用端子Ａには、インバータ５の入力の他に、ｐチャ
ネルのＦＥＴ（Field Effect Transistor)１、３の各ゲ
ートが接続されている一方、インバータ５の出力には、
集積回路10におけるテストモード設定用論理回路12（図
３参照）の入力の他に、ｎチャネルのＦＥＴ２、４の各
ゲートが接続されている。ＦＥＴ１のドレインは電源
（Ｖcc) が接続されており、ソースは信号端子Ｂ１に接
続されている。また、ＦＥＴ２のソースは接地（GND)さ
れており、ドレインは信号端子Ｂ２に接続されている。
【００１３】更に、ＦＥＴ３のソースはＦＥＴ４のソー
スと共通にされて信号端子Ｂ３に接続されており、各ド
レインは基準電圧（ＶE ：０＜ＶE ＜ＶCC）を生成する
電圧発生回路（図外）に接続されている。従来回路は基
準電圧（ＶE ）は外部から与えられていたが、本実施例
回路では集積回路内部に別途用意した電圧発生回路によ
り与えている。
スと共通にされて信号端子Ｂ３に接続されており、各ド
レインは基準電圧（ＶE ：０＜ＶE ＜ＶCC）を生成する
電圧発生回路（図外）に接続されている。従来回路は基
準電圧（ＶE ）は外部から与えられていたが、本実施例
回路では集積回路内部に別途用意した電圧発生回路によ
り与えている。
【００１４】なお、電圧設定回路20はテストモード時に
信号端子Ｂ１〜Ｂ３に与えるべき電圧に応じて構成を変
えなければならないが、信号端子をＶccレベル（電源電
圧に相当する）に設定する場合には、ＦＥＴ１の回路
を、ＧＮＤレベル（グランド電圧に相当する）に設定す
る場合にはＦＥＴ２の回路を使用すれば良い。また信号
端子Ｂ１〜Ｂ３の全てをＶccレベル又はＧＮＤレベルに
設定する場合には、インバータ５を省略することも可能
である。
信号端子Ｂ１〜Ｂ３に与えるべき電圧に応じて構成を変
えなければならないが、信号端子をＶccレベル（電源電
圧に相当する）に設定する場合には、ＦＥＴ１の回路
を、ＧＮＤレベル（グランド電圧に相当する）に設定す
る場合にはＦＥＴ２の回路を使用すれば良い。また信号
端子Ｂ１〜Ｂ３の全てをＶccレベル又はＧＮＤレベルに
設定する場合には、インバータ５を省略することも可能
である。
【００１５】次に、以上のように構成されたディジタル
集積回路についてテストモードに切り換えるに当たって
の動作を説明する。テストモード設定用端子ＡがＧＮＤ
レベルに設定されると、言い換えると、テストモード設
定用端子Ａを介して信号が入力されると、インバータ５
の出力はＶCCレベルとなる。すると、ＦＥＴ１、２、
３、４は何れもターンオンする。なぜなら、ｎチャネル
であるＦＥＴ１、３のゲート電圧はＧＮＤレベルとなる
一方、ｐチャネルであるＦＥＴ２、４のゲート電圧はＶ
CCレベルとなるからである。この結果、信号端子Ｂ１は
ＶCCレベル、信号端子Ｂ２はＧＮＤレベルに設定され、
信号端子Ｂ３は上記した電圧発生回路の基準電圧
（ＶE ）が印加されることになる。
集積回路についてテストモードに切り換えるに当たって
の動作を説明する。テストモード設定用端子ＡがＧＮＤ
レベルに設定されると、言い換えると、テストモード設
定用端子Ａを介して信号が入力されると、インバータ５
の出力はＶCCレベルとなる。すると、ＦＥＴ１、２、
３、４は何れもターンオンする。なぜなら、ｎチャネル
であるＦＥＴ１、３のゲート電圧はＧＮＤレベルとなる
一方、ｐチャネルであるＦＥＴ２、４のゲート電圧はＶ
CCレベルとなるからである。この結果、信号端子Ｂ１は
ＶCCレベル、信号端子Ｂ２はＧＮＤレベルに設定され、
信号端子Ｂ３は上記した電圧発生回路の基準電圧
（ＶE ）が印加されることになる。
【００１６】と同時に、インバータ５の出力はテストモ
ード設定用論理回路12( 図３参照）に導入されているの
で、これが作動してテストモードに切り換わる。但し、
従来回路で既に説明したがテストモード設定用論理回路
12は本来ＧＮＤレベルでテストモードに切り換わるよう
になっているので、本実施例の場合、回路の前段にイン
バータ（図示せず）を別途設け、反転した電圧信号を元
に戻すようにしている。
ード設定用論理回路12( 図３参照）に導入されているの
で、これが作動してテストモードに切り換わる。但し、
従来回路で既に説明したがテストモード設定用論理回路
12は本来ＧＮＤレベルでテストモードに切り換わるよう
になっているので、本実施例の場合、回路の前段にイン
バータ（図示せず）を別途設け、反転した電圧信号を元
に戻すようにしている。
【００１７】なお、テストモード設定用端子ＡがＶCCレ
ベルに設定されると又はオープンにすると、ＦＥＴ１、
２、３、４は何れもターンオフし、テストモードが解除
される。テストモードが解除されると、信号端子Ｂ１〜
Ｂ３を介して信号を入出力できることになる。
ベルに設定されると又はオープンにすると、ＦＥＴ１、
２、３、４は何れもターンオフし、テストモードが解除
される。テストモードが解除されると、信号端子Ｂ１〜
Ｂ３を介して信号を入出力できることになる。
【００１８】上記したディジタル集積回路αを複数個同
時にテストモードで動作させる場合、ディジタル集積回
路α同士を図２に示すような配線で接続する。即ち、テ
ストモード設定用端子Ａ同士を互いに接続した上で、グ
ランドラインに接続するようにすることを除いては、通
常の配線で良い。
時にテストモードで動作させる場合、ディジタル集積回
路α同士を図２に示すような配線で接続する。即ち、テ
ストモード設定用端子Ａ同士を互いに接続した上で、グ
ランドラインに接続するようにすることを除いては、通
常の配線で良い。
【００１９】従って、本実施例による場合には、従来回
路と異なり、テストモードで動作させるに当たり、信号
端子Ｂ１〜Ｂ３を互いに接続する必要がなく、ディジタ
ル集積回路αの個数が多くなっても配線作業が大変とは
ならず、配線に要する労力や空間の削減が図れることに
なる。また、基準電圧（ＶE ）を信号端子Ｂ１の外部か
ら与える形態を採る場合でも、信号端子Ｂ１、Ｂ２を互
いに接続する必要がないので、従来回路の場合に比べる
と、配線作業が楽となる。特に、信号端子Ｂ１〜Ｂ３に
関して、スペース等の問題で、電圧レベルを設定するこ
とができないという事態は発生し得ない。
路と異なり、テストモードで動作させるに当たり、信号
端子Ｂ１〜Ｂ３を互いに接続する必要がなく、ディジタ
ル集積回路αの個数が多くなっても配線作業が大変とは
ならず、配線に要する労力や空間の削減が図れることに
なる。また、基準電圧（ＶE ）を信号端子Ｂ１の外部か
ら与える形態を採る場合でも、信号端子Ｂ１、Ｂ２を互
いに接続する必要がないので、従来回路の場合に比べる
と、配線作業が楽となる。特に、信号端子Ｂ１〜Ｂ３に
関して、スペース等の問題で、電圧レベルを設定するこ
とができないという事態は発生し得ない。
【００２０】更に、テストモードでエージング等を行う
場合、従来回路では不可能であった信号端子Ｂ１〜Ｂ３
から論理回路11までのエージングが可能となり、回路全
体としての信頼性の向上を図ることが可能となる。
場合、従来回路では不可能であった信号端子Ｂ１〜Ｂ３
から論理回路11までのエージングが可能となり、回路全
体としての信頼性の向上を図ることが可能となる。
【００２１】なお、本発明にかかるディジタル集積回路
は切り換える回路のモードの種類については如何なるも
のでも良く、モード時に設定することが必要な信号用入
力端子の数についても限定されない。また、１又は複数
の信号用入力端子に設定する電圧に応じてモードの種類
を別のものに変化させる形態を採ってもよい。更に、信
号用入力端子をパッケージの外に出さない形態を採るこ
ともできる。
は切り換える回路のモードの種類については如何なるも
のでも良く、モード時に設定することが必要な信号用入
力端子の数についても限定されない。また、１又は複数
の信号用入力端子に設定する電圧に応じてモードの種類
を別のものに変化させる形態を採ってもよい。更に、信
号用入力端子をパッケージの外に出さない形態を採るこ
ともできる。
【００２２】
【発明の効果】以上、本発明にかかるディジタル集積回
路による場合には、モード切換用入力端子に所定の信号
が入力されると、所定のモードで与えるべき電圧が信号
用入力端子に自動的に設定される構成となっているの
で、信号用入力端子の分だけ、モードを切り換えるため
に要する配線の数を低減できる。よって、複数個のディ
ジタル集積回路を所定モードで動作させる場合の配線作
業も大変とはならず、配線に要する労力や空間の削減が
図れることになる。また、信号用入力端子に関して、ス
ペース等の問題で、電圧レベルを設定することができな
いという事態は発生し得ないというメリットがある。
路による場合には、モード切換用入力端子に所定の信号
が入力されると、所定のモードで与えるべき電圧が信号
用入力端子に自動的に設定される構成となっているの
で、信号用入力端子の分だけ、モードを切り換えるため
に要する配線の数を低減できる。よって、複数個のディ
ジタル集積回路を所定モードで動作させる場合の配線作
業も大変とはならず、配線に要する労力や空間の削減が
図れることになる。また、信号用入力端子に関して、ス
ペース等の問題で、電圧レベルを設定することができな
いという事態は発生し得ないというメリットがある。
【図１】本発明の実施例回路の内部を示す回路図であ
る。
る。
【図２】実施例回路を複数個同時にテストモードで動作
させる場合の配線図である。
させる場合の配線図である。
【図３】従来回路を説明するためのブロック図である。
【図４】従来回路における図２に対応する図である。
α ディジタル集積回路 10 集積回路 20 電圧設定回路 Ａ テストモード設定用端子 Ｂ１〜Ｂ３ 信号端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/00 Ｂ 6959−5Ｊ
Claims (1)
- 【請求項１】 １又は複数の信号用入力端子に所定の電
圧が設定された状態でモード切換用入力端子を介して所
定の信号が入力されると回路のモードが切り換わる機能
を有するディジタル集積回路において、信号用入力端子
と論理回路側との間に接続してあり、モード切換用入力
端子を介して入力された信号に応じて信号用入力端子の
電圧をグランド電圧又は電源電圧に設定する電圧設定回
路を備えていることを特徴とするディジタル集積回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3254801A JP2827062B2 (ja) | 1991-09-04 | 1991-09-04 | 集積回路 |
| KR1019920009119A KR970001839B1 (ko) | 1991-09-04 | 1992-05-28 | 집적회로 |
| EP92304959A EP0535776B1 (en) | 1991-09-04 | 1992-05-29 | Integrated circuit |
| DE69215184T DE69215184T2 (de) | 1991-09-04 | 1992-05-29 | Integrierte Schaltung |
| TW081104225A TW222032B (ja) | 1991-09-04 | 1992-05-29 | |
| US08/264,770 US5475330A (en) | 1991-09-04 | 1994-06-23 | Integrated circuit with voltage setting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3254801A JP2827062B2 (ja) | 1991-09-04 | 1991-09-04 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0560845A true JPH0560845A (ja) | 1993-03-12 |
| JP2827062B2 JP2827062B2 (ja) | 1998-11-18 |
Family
ID=17270084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3254801A Expired - Lifetime JP2827062B2 (ja) | 1991-09-04 | 1991-09-04 | 集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5475330A (ja) |
| EP (1) | EP0535776B1 (ja) |
| JP (1) | JP2827062B2 (ja) |
| KR (1) | KR970001839B1 (ja) |
| DE (1) | DE69215184T2 (ja) |
| TW (1) | TW222032B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644251A (en) * | 1993-04-22 | 1997-07-01 | Lsi Logic Corporation | Switchable pull-ups and pull-downs for IDDQ testing of integrated circuits |
| JP3415347B2 (ja) * | 1995-10-25 | 2003-06-09 | Ｎｅｃエレクトロニクス株式会社 | マイクロコンピュータの動作モード設定用入力回路 |
| US5787096A (en) * | 1996-04-23 | 1998-07-28 | Micron Technology, Inc. | Circuit and method for testing an integrated circuit |
| US5870408A (en) * | 1996-04-30 | 1999-02-09 | Sun Microsystems, Inc. | Method and apparatus for on die testing |
| US5727001A (en) | 1996-08-14 | 1998-03-10 | Micron Technology, Inc. | Circuit and method for testing an integrated circuit |
| US5754559A (en) * | 1996-08-26 | 1998-05-19 | Micron Technology, Inc. | Method and apparatus for testing integrated circuits |
| FR2787912B1 (fr) * | 1998-12-23 | 2001-03-02 | St Microelectronics Sa | Circuit electronique configurable |
| DE10064478B4 (de) * | 2000-12-22 | 2005-02-24 | Atmel Germany Gmbh | Verfahren zur Prüfung einer integrierten Schaltung und Schaltungsanordnung |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5578355A (en) * | 1978-12-08 | 1980-06-12 | Nec Corp | Semiconductor integrated circuit |
| JPS59200456A (ja) * | 1983-04-27 | 1984-11-13 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02281657A (ja) * | 1989-04-21 | 1990-11-19 | Nec Corp | 半導体集積回路 |
| JPH0328781A (ja) * | 1989-06-27 | 1991-02-06 | Mitsubishi Electric Corp | 半導体集積回路 |
Family Cites Families (6)
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