JPH0559578B2 - - Google Patents
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- JPH0559578B2 JPH0559578B2 JP57191911A JP19191182A JPH0559578B2 JP H0559578 B2 JPH0559578 B2 JP H0559578B2 JP 57191911 A JP57191911 A JP 57191911A JP 19191182 A JP19191182 A JP 19191182A JP H0559578 B2 JPH0559578 B2 JP H0559578B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は平行平板型電極を有するプラズマ・エ
ツチング装置を用い、単結晶シリコン上のシリコ
ン酸化膜あるいは窒化膜上に堆積された被エツチ
ング材料をエツチングするにおいて、電荷蓄積に
よるシリコン酸化膜あるいは窒化膜の絶縁破壊を
抑制する信頼性の高いプラズマ・エツチング方法
に関する。
ツチング装置を用い、単結晶シリコン上のシリコ
ン酸化膜あるいは窒化膜上に堆積された被エツチ
ング材料をエツチングするにおいて、電荷蓄積に
よるシリコン酸化膜あるいは窒化膜の絶縁破壊を
抑制する信頼性の高いプラズマ・エツチング方法
に関する。
近年集積回路（IC）製造プロセスではICの高
集度化、高速度化に伴い素子の微細加工が強く要
されている。このためアンダーカツトの無い垂直
なエツチング形状が達成できる反応性イオンエツ
チング（Reactive Ion Etching：RIE）方法が注
目を浴びている。例えばパターンを形成すべき材
料が置かれた電極に高周波電力を印加することに
より、チヤンバー内に導入した減圧状態の反応性
ガスをグロー放電させる。この時この高周波電極
には電子とイオンの易動度の差及び高周波電極と
対向電極（この場合接地電位のチヤンバー内壁も
含む）の面積比の違いにより負の自己バイアスが
生じる。この負の自己バイアスは陰極降下電圧と
呼ばれ、接地電位から計つてVaeで示される。エ
ツチング種が吸着した被エツチング材料表面に
Vaeにより加速されたプラズマ中の正イオンが垂
直に衝突して被エツチング材料とエツチング種の
反応を促進させて被エツチング材料をガス化する
ことでエツチングを進行する。
集度化、高速度化に伴い素子の微細加工が強く要
されている。このためアンダーカツトの無い垂直
なエツチング形状が達成できる反応性イオンエツ
チング（Reactive Ion Etching：RIE）方法が注
目を浴びている。例えばパターンを形成すべき材
料が置かれた電極に高周波電力を印加することに
より、チヤンバー内に導入した減圧状態の反応性
ガスをグロー放電させる。この時この高周波電極
には電子とイオンの易動度の差及び高周波電極と
対向電極（この場合接地電位のチヤンバー内壁も
含む）の面積比の違いにより負の自己バイアスが
生じる。この負の自己バイアスは陰極降下電圧と
呼ばれ、接地電位から計つてVaeで示される。エ
ツチング種が吸着した被エツチング材料表面に
Vaeにより加速されたプラズマ中の正イオンが垂
直に衝突して被エツチング材料とエツチング種の
反応を促進させて被エツチング材料をガス化する
ことでエツチングを進行する。
例えば酸化シリコンにコンタクト孔を開ける場
合にはCF4＋H2やCHF3を用いると良く、又シリ
コンウエーハ或いは電極配線材料として、多用さ
れている多結晶シリコン及びアルミニウム（Al）
等の導伝性物質をエツチングする場合はCl4やCl2
等の塩素系ガスが用いられている。
合にはCF4＋H2やCHF3を用いると良く、又シリ
コンウエーハ或いは電極配線材料として、多用さ
れている多結晶シリコン及びアルミニウム（Al）
等の導伝性物質をエツチングする場合はCl4やCl2
等の塩素系ガスが用いられている。
電極材料に真空器を構成しているステンレスを
用いると、エツチング中鉄（Fe）やニツケル
（Ni）が放出され、そのことにより素子が重金属
汚染して著しく劣化する。そのため石英（SiO2）
やアルミナ（Al2O3）で電極を被覆すると重金属
汚染は阻止されるが、SiO2やAl2O3から酸素が放
出されることにより多量の塩素ラジカルが系内に
発生し、多結晶シリコンやアルミニウム、特にリ
ン（Ｐ）やヒ素（As）を含んだ多結晶シリコン
はアンダーカツトが著しく生じやすくなる。又、
ポリエステル等の高分子薄膜は上記した欠点を除
去できるものであるが、エツチング中、高分子薄
膜からの重合物が被エツチング材料表面上に再付
着し、その結果、エツチング後試料表面上に残渣
が生じやすくなるため、LSI素子の信頼性低下を
招き、更には、高分子薄膜もエツチングされるこ
とから、量産装置では定期的に高分子薄膜を貼り
かえる必要があるため、生産性が低下し、好まし
くない。
用いると、エツチング中鉄（Fe）やニツケル
（Ni）が放出され、そのことにより素子が重金属
汚染して著しく劣化する。そのため石英（SiO2）
やアルミナ（Al2O3）で電極を被覆すると重金属
汚染は阻止されるが、SiO2やAl2O3から酸素が放
出されることにより多量の塩素ラジカルが系内に
発生し、多結晶シリコンやアルミニウム、特にリ
ン（Ｐ）やヒ素（As）を含んだ多結晶シリコン
はアンダーカツトが著しく生じやすくなる。又、
ポリエステル等の高分子薄膜は上記した欠点を除
去できるものであるが、エツチング中、高分子薄
膜からの重合物が被エツチング材料表面上に再付
着し、その結果、エツチング後試料表面上に残渣
が生じやすくなるため、LSI素子の信頼性低下を
招き、更には、高分子薄膜もエツチングされるこ
とから、量産装置では定期的に高分子薄膜を貼り
かえる必要があるため、生産性が低下し、好まし
くない。
このため電極上の材料として重金属汚染が無
く、又スパツタされにくい導伝性のカーボン（炭
素：Ｃ）板が最適である。
く、又スパツタされにくい導伝性のカーボン（炭
素：Ｃ）板が最適である。
前述した様にLSI素子は高集積層化の速度が速
いが、特にメモリー素子（例えばダイナツク・ラ
ンダムアクセスメモリー（DRAM））の高集積度
化が著しく、64KビツトDRAMはすでに実用化
され、現段階では256Kビツトから1Mビツト
DRAMが研究開発されつつあるが、このような
素子では、最小寸法幅が2μm以下となると同時
に、ゲート酸化膜やメモリー部の酸化膜厚は200
Å以下となり極めて薄くなる。この様な構造の多
結晶シリコンや高融点金属及びそのシリサイド化
合物を反応性イオンエツチング方法により、エツ
チングすると下地酸化膜の耐圧が著しく劣化し、
絶縁膜として機能しなくなる場合があるという極
めて大きな問題が新たに生じてきた。
いが、特にメモリー素子（例えばダイナツク・ラ
ンダムアクセスメモリー（DRAM））の高集積度
化が著しく、64KビツトDRAMはすでに実用化
され、現段階では256Kビツトから1Mビツト
DRAMが研究開発されつつあるが、このような
素子では、最小寸法幅が2μm以下となると同時
に、ゲート酸化膜やメモリー部の酸化膜厚は200
Å以下となり極めて薄くなる。この様な構造の多
結晶シリコンや高融点金属及びそのシリサイド化
合物を反応性イオンエツチング方法により、エツ
チングすると下地酸化膜の耐圧が著しく劣化し、
絶縁膜として機能しなくなる場合があるという極
めて大きな問題が新たに生じてきた。
本発明は上記事情に鑑みて為されたもので、反
応性イオンエツチングを用い被エツチング材料を
エツチングするに際し、下地シリコン絶縁膜（例
えばSiO2）の耐圧劣化が生じない反応性イオン
エツチング方法を提供することを目的とする。
応性イオンエツチングを用い被エツチング材料を
エツチングするに際し、下地シリコン絶縁膜（例
えばSiO2）の耐圧劣化が生じない反応性イオン
エツチング方法を提供することを目的とする。
本発明者らは、反応性イオンエツチングにより
被エツチング材料の下地シリコン絶縁膜の耐圧劣
化が生じる原因を鋭意検討した結果、被エツチン
グ材料が被エツチング材料の基板である単結晶シ
リコンウエーハの表面のみならず、ウエーハの側
面及び裏面に堆積した時に下地酸化膜の絶縁破壊
が生じることを明らかにした。そのためウエーハ
の側面及び裏面に堆積した被エツチング材料であ
る多結晶シリコンを電気的損傷を伴なわない弗硝
酸系の溶液で除去した後、反応性イオンエツチン
グでエツチングしたところ、下地酸化膜の絶縁破
壊は全く生じなかつた。即ち互いに対向配置され
た一対の電極を有するプラズマエツチング装置に
おいて、シリコン単結晶からなる第１層とシリコ
ン絶縁膜からなる第２層の積層物質とこの積層物
質上に形成された導電性物質層とこの導電性物質
層上にパターン形成された第１のエツチングマス
クとからなる被エツチング物を前記一対の電極の
一方に載置し、該被エツチング物をエツチングす
るに先立ち、前記パターン形成がなされる前記導
電性物質層の表面を第２のエツチングマスクで覆
い、この第２のエツチングマスクを用いて前記被
エツチング物の側面及び裏面に存在する導電性物
質層を選択的にエツチング除去することを特徴と
する。
被エツチング材料の下地シリコン絶縁膜の耐圧劣
化が生じる原因を鋭意検討した結果、被エツチン
グ材料が被エツチング材料の基板である単結晶シ
リコンウエーハの表面のみならず、ウエーハの側
面及び裏面に堆積した時に下地酸化膜の絶縁破壊
が生じることを明らかにした。そのためウエーハ
の側面及び裏面に堆積した被エツチング材料であ
る多結晶シリコンを電気的損傷を伴なわない弗硝
酸系の溶液で除去した後、反応性イオンエツチン
グでエツチングしたところ、下地酸化膜の絶縁破
壊は全く生じなかつた。即ち互いに対向配置され
た一対の電極を有するプラズマエツチング装置に
おいて、シリコン単結晶からなる第１層とシリコ
ン絶縁膜からなる第２層の積層物質とこの積層物
質上に形成された導電性物質層とこの導電性物質
層上にパターン形成された第１のエツチングマス
クとからなる被エツチング物を前記一対の電極の
一方に載置し、該被エツチング物をエツチングす
るに先立ち、前記パターン形成がなされる前記導
電性物質層の表面を第２のエツチングマスクで覆
い、この第２のエツチングマスクを用いて前記被
エツチング物の側面及び裏面に存在する導電性物
質層を選択的にエツチング除去することを特徴と
する。
本発明により被エツチング物の第２層シリコン
絶縁膜が反応性イオンエツチング法によるエツチ
ング後でも絶縁破壊が生じなくなる。
絶縁膜が反応性イオンエツチング法によるエツチ
ング後でも絶縁破壊が生じなくなる。
以下本発明の実施例を図面を参照して詳細に説
明する。
明する。
第１図は使用したエツチング装置の概略構成を
示している。１はステンレス製の真空容器本体で
あつて、この容器の一部をなすように平行平板電
極を構成する上部電極２と下部電極３が対向配置
されている。これら電極２，３はそれぞれテフロ
ンリング４，５により真空容器本体１とは電気的
に絶縁されている。試料６は下部電極３の上に配
置される。７，８はそれぞれ電極２，３を冷却す
るための水冷管である。排気管９，１０は例えば
油拡散ポンプとロータリポンプを有する排気系
（図示せず）に連結されている。１１は分散管で
あつて、ガス等入口１２から導入された反応性ガ
スはこの分散管１１により容器内に均一性よく供
給されるようになつている。１３はRF電源であ
り、その出力は同軸スイツチ１４により切換えら
れ、同軸ケーブル１５、整合器１８を介して下部
電極１９に選択的に印加されるようになつてい
る。また各電極２，３はそれぞれスイツチ１９，
２０により、一方にRF電力が印加されるとき他
方が接地される。真空容器本体１は常に接地され
ている。真空容器本体１の側部には石英製の監視
窓２１が設けられ、その外側にガスプラズマの分
光を行いエツチングの進行状況を監視するため分
光器、光電管記録計等を含むエツチングモニタ２
２が設けられている。２３は圧力計である。又前
述した様に素子への重金属汚染を防止するため
に、上部電極２、下部電極にはそれぞれカーボン
板２４，２５を貼りつけてある。第２図に示すよ
うに試料６として半導体基板である４インチ単結
晶シリコンウエハ３０を熱酸化法により膜厚400
Åの酸化膜３１を形成し更にシラン（SiH4）の
熱分解（750℃）を用いる減圧気相成長法
（LPCVD）により多結晶シリコン（4000Å）を
堆積した後1000℃でリン（Ｐ）拡散してＰドープ
ポリシリコンとし、その後ポジ型レジスト
（OFPR−800：東京応化製）でマスク形成を行つ
たものを用いて実験を行つた。エツチング条件は
反応性ガスとしてCl2を20SCCM、H2を6SCCM
の混合ガスを0.07Torrの圧力となるように導入
し、印加するRF電力を13.56MHz、0.25W／cm2と
した。又、RF電力は下部電極３に印加するよう
にした。
示している。１はステンレス製の真空容器本体で
あつて、この容器の一部をなすように平行平板電
極を構成する上部電極２と下部電極３が対向配置
されている。これら電極２，３はそれぞれテフロ
ンリング４，５により真空容器本体１とは電気的
に絶縁されている。試料６は下部電極３の上に配
置される。７，８はそれぞれ電極２，３を冷却す
るための水冷管である。排気管９，１０は例えば
油拡散ポンプとロータリポンプを有する排気系
（図示せず）に連結されている。１１は分散管で
あつて、ガス等入口１２から導入された反応性ガ
スはこの分散管１１により容器内に均一性よく供
給されるようになつている。１３はRF電源であ
り、その出力は同軸スイツチ１４により切換えら
れ、同軸ケーブル１５、整合器１８を介して下部
電極１９に選択的に印加されるようになつてい
る。また各電極２，３はそれぞれスイツチ１９，
２０により、一方にRF電力が印加されるとき他
方が接地される。真空容器本体１は常に接地され
ている。真空容器本体１の側部には石英製の監視
窓２１が設けられ、その外側にガスプラズマの分
光を行いエツチングの進行状況を監視するため分
光器、光電管記録計等を含むエツチングモニタ２
２が設けられている。２３は圧力計である。又前
述した様に素子への重金属汚染を防止するため
に、上部電極２、下部電極にはそれぞれカーボン
板２４，２５を貼りつけてある。第２図に示すよ
うに試料６として半導体基板である４インチ単結
晶シリコンウエハ３０を熱酸化法により膜厚400
Åの酸化膜３１を形成し更にシラン（SiH4）の
熱分解（750℃）を用いる減圧気相成長法
（LPCVD）により多結晶シリコン（4000Å）を
堆積した後1000℃でリン（Ｐ）拡散してＰドープ
ポリシリコンとし、その後ポジ型レジスト
（OFPR−800：東京応化製）でマスク形成を行つ
たものを用いて実験を行つた。エツチング条件は
反応性ガスとしてCl2を20SCCM、H2を6SCCM
の混合ガスを0.07Torrの圧力となるように導入
し、印加するRF電力を13.56MHz、0.25W／cm2と
した。又、RF電力は下部電極３に印加するよう
にした。
第３図は前記多結晶シリコン３２をフツ硝酸系
の溶液によりエツチングした後レジスト３３を同
様に硫酸系の溶液でハクリした試料６の熱酸化膜
３１の耐圧を測定したものである。多結晶シリコ
ン３２の電極面積は10mmで、電圧を印加して1μA
の電流が流れた時を降伏電圧とした。第３図から
明らかな様に降伏電圧は10MV／cmと6MV／cm
に分布していることがわかる。10MV／cmは熱酸
化膜固有の降伏電圧であり、6MV／cmは熱酸化
膜形成時におけるプロセス上の問題、例えばゴミ
等に起因したものである。
の溶液によりエツチングした後レジスト３３を同
様に硫酸系の溶液でハクリした試料６の熱酸化膜
３１の耐圧を測定したものである。多結晶シリコ
ン３２の電極面積は10mmで、電圧を印加して1μA
の電流が流れた時を降伏電圧とした。第３図から
明らかな様に降伏電圧は10MV／cmと6MV／cm
に分布していることがわかる。10MV／cmは熱酸
化膜固有の降伏電圧であり、6MV／cmは熱酸化
膜形成時におけるプロセス上の問題、例えばゴミ
等に起因したものである。
この様な耐圧分布を示す試料６を前記エツチン
グ条件により反応性イオンエツチング方法で多結
晶シリコン３２をエツチングしその後レジスト３
３を硫酸系の溶液で除去した後熱酸化膜３１の耐
圧を測定したものが第４図である。
グ条件により反応性イオンエツチング方法で多結
晶シリコン３２をエツチングしその後レジスト３
３を硫酸系の溶液で除去した後熱酸化膜３１の耐
圧を測定したものが第４図である。
単結晶シリコンウエーハ３０上の熱酸化膜３１
の耐圧は著しく劣化しゲート絶縁膜として全く機
能しなくなつていることがわかる。
の耐圧は著しく劣化しゲート絶縁膜として全く機
能しなくなつていることがわかる。
本発明者らは、反応性イオンエツチング法によ
り多結晶シリコンをエツチングした結果、著しく
ゲート酸化膜の耐圧が劣化する原因を鋭意検討し
た結果、多結晶シリコンの堆積状態に起因してい
ることが判明した。即ちCVD法特にLPCVD法で
多結晶シリコンを堆積すると、ウエーハ裏面にも
同時に堆積し、第５図ａに示すようになる。５−
１が単結晶シリコン、５−２が熱酸化膜、５−３
が多結晶シリコン、５−４がレジストである。こ
の様に多結晶シリコンが裏面に堆積し、下部電極
３と接触していると電子の易動度がイオンのそれ
と比較し、圧倒的に大であるためプラズマが生成
されると同時に電子が試料に流入する。多結晶シ
リコンに流入した電子は下部電極を介して、整合
器１８と下部電極８間に設けられた（図示してい
ない）ブロツクコンデンサに蓄積される。一方レ
ジストに射突した電子はレジスト内に蓄積される
ために、レジスト直下の多結晶シリコンには、正
電荷が誘起されるようになる。電子とイオンの流
入量が同一になるように電子が蓄積されると、そ
の蓄積量は一定となる。しかし、エツチングが終
了した後第５図bRF電力の供給を停止して、プラ
ズマの発生を止めると、レジスト内に蓄積された
電子又ブロツクキングコンデンサの反対側電極に
誘起した正電荷が自己放電によりリークすると、
今までひきつけられていたレジスト下の多結晶シ
リコン中の正電荷更にはブロツキングキヤパシタ
の負電荷がシリコン基板に逆流する様になり結果
的にゲート絶縁膜である酸化膜間に電位差γ生ず
ることになる。そのためその電位差により酸化膜
の絶縁破壊が発生すると考えた。しかし本発明の
ように側壁及び裏面に堆積した多結晶シリコンを
第６図ａに示す様にフオトレジスト６−４をマス
クにして、フツ硝酸系でエツチングして除去した
後、再度所望のパターニングをフオトレジスト６
−４に施してパターン６−４′を形成し、その後、
第６図ｂシリコン６−８をRIEによりエツチング
を行なうと、プラズマ発生により、電子はイオン
より前述の理由から過剰にレジスト６−４′及び
シリコン６−３に流入するか、レジスト６−４′
に蓄積された電子により誘起したシリコン６−３
中の正電荷はシリコン６−３に流入した電子で中
和され、エツチング終了して（第６図ｃ）プラズ
マの発生を停止して、シリコン６−３中に電荷に
電荷が無く、ゲート絶縁膜である酸化膜６−２に
電位差が生じにくく従つて絶縁破壊は生じない。
実際エツチング後酸化膜の耐圧を測定すると、第
３図で示した溶液によるエツチングと同様全く耐
圧の劣化は認められなかつた。
り多結晶シリコンをエツチングした結果、著しく
ゲート酸化膜の耐圧が劣化する原因を鋭意検討し
た結果、多結晶シリコンの堆積状態に起因してい
ることが判明した。即ちCVD法特にLPCVD法で
多結晶シリコンを堆積すると、ウエーハ裏面にも
同時に堆積し、第５図ａに示すようになる。５−
１が単結晶シリコン、５−２が熱酸化膜、５−３
が多結晶シリコン、５−４がレジストである。こ
の様に多結晶シリコンが裏面に堆積し、下部電極
３と接触していると電子の易動度がイオンのそれ
と比較し、圧倒的に大であるためプラズマが生成
されると同時に電子が試料に流入する。多結晶シ
リコンに流入した電子は下部電極を介して、整合
器１８と下部電極８間に設けられた（図示してい
ない）ブロツクコンデンサに蓄積される。一方レ
ジストに射突した電子はレジスト内に蓄積される
ために、レジスト直下の多結晶シリコンには、正
電荷が誘起されるようになる。電子とイオンの流
入量が同一になるように電子が蓄積されると、そ
の蓄積量は一定となる。しかし、エツチングが終
了した後第５図bRF電力の供給を停止して、プラ
ズマの発生を止めると、レジスト内に蓄積された
電子又ブロツクキングコンデンサの反対側電極に
誘起した正電荷が自己放電によりリークすると、
今までひきつけられていたレジスト下の多結晶シ
リコン中の正電荷更にはブロツキングキヤパシタ
の負電荷がシリコン基板に逆流する様になり結果
的にゲート絶縁膜である酸化膜間に電位差γ生ず
ることになる。そのためその電位差により酸化膜
の絶縁破壊が発生すると考えた。しかし本発明の
ように側壁及び裏面に堆積した多結晶シリコンを
第６図ａに示す様にフオトレジスト６−４をマス
クにして、フツ硝酸系でエツチングして除去した
後、再度所望のパターニングをフオトレジスト６
−４に施してパターン６−４′を形成し、その後、
第６図ｂシリコン６−８をRIEによりエツチング
を行なうと、プラズマ発生により、電子はイオン
より前述の理由から過剰にレジスト６−４′及び
シリコン６−３に流入するか、レジスト６−４′
に蓄積された電子により誘起したシリコン６−３
中の正電荷はシリコン６−３に流入した電子で中
和され、エツチング終了して（第６図ｃ）プラズ
マの発生を停止して、シリコン６−３中に電荷に
電荷が無く、ゲート絶縁膜である酸化膜６−２に
電位差が生じにくく従つて絶縁破壊は生じない。
実際エツチング後酸化膜の耐圧を測定すると、第
３図で示した溶液によるエツチングと同様全く耐
圧の劣化は認められなかつた。
又LPCVDに限らず常圧CVDによる多結晶シリ
コン又はＷ（タングステン）Mo（モリブデン）更
にはそれらシリサイド化合物、或いはスパツタ膜
は裏面に堆積しないが第７図ａに示すように側壁
にも堆積する。この様な試料６はエツチング室内
で位置がズレないようにするため、下部電極３は
第７図ｂに示すようにザグリが形成され、場合に
より試料６の側壁がザグリ部分と接触することが
ある。この時等価的にウエーハ裏面に堆積したこ
とと同一になり酸化膜の絶縁破壊をもたらす。
コン又はＷ（タングステン）Mo（モリブデン）更
にはそれらシリサイド化合物、或いはスパツタ膜
は裏面に堆積しないが第７図ａに示すように側壁
にも堆積する。この様な試料６はエツチング室内
で位置がズレないようにするため、下部電極３は
第７図ｂに示すようにザグリが形成され、場合に
より試料６の側壁がザグリ部分と接触することが
ある。この時等価的にウエーハ裏面に堆積したこ
とと同一になり酸化膜の絶縁破壊をもたらす。
以上、説明した様に互いに対向配置された一対
の電極を有するプラズマエツチング装置におい
て、シリコン単結晶からなる第１層とシリコン絶
縁膜からなる第２層の積層物質とこの積層物質上
に形成された導電性物質層とこの導電性物質層上
にパターン形成された第１のエツチングマスクと
からなる被エツチング物を前記一対の電極の一方
に載置し、該被エツチング物をエツチングするに
先立ち、前記パターン形成がなされる前記導電性
物質層の表面を第２のエツチングマスクで覆い、
この第２のエツチングマスクを用いて前記被エツ
チング物の側面及び裏面に存在する導電性物質層
を選択的にエツチング除去することで、エツチン
グ後シリコン絶縁膜の電気的耐圧の劣化を完全に
除去することが可能となつた。
の電極を有するプラズマエツチング装置におい
て、シリコン単結晶からなる第１層とシリコン絶
縁膜からなる第２層の積層物質とこの積層物質上
に形成された導電性物質層とこの導電性物質層上
にパターン形成された第１のエツチングマスクと
からなる被エツチング物を前記一対の電極の一方
に載置し、該被エツチング物をエツチングするに
先立ち、前記パターン形成がなされる前記導電性
物質層の表面を第２のエツチングマスクで覆い、
この第２のエツチングマスクを用いて前記被エツ
チング物の側面及び裏面に存在する導電性物質層
を選択的にエツチング除去することで、エツチン
グ後シリコン絶縁膜の電気的耐圧の劣化を完全に
除去することが可能となつた。
第１図は本発明を説明するための使用装置の概
略図、第２図は被エツチング物の構成図、第３図
は被エツチング物の導体層である多結晶シリコン
を溶液によりエツチングした時の酸化膜の耐圧分
布図、第４図はLPCVD法で堆積した多結晶シリ
コンを反応性イオンエツチングでエツチングした
時の酸化膜の耐圧分布図、第５図はLPCVDで堆
積した多結晶シリコンの堆積状態の詳細図、第６
図は本発明の一実施例の説明図、第７図ａはスパ
ツタや常圧CVDで堆積した導体層の堆積状態を
示す概略図、第７図ｂは第７図ａに示す試料を下
部電極に配置した状態図である。 １……ステンレス製の真空容器、２……上部電
極、３……下部電極、４，５……テフロン、６…
…被エツチング物、７，８……水冷パイプ、９，
１０……排気管、１３……高周波電源、１６，１
８……整合回路、５−１，６−１，７−１……単
結晶シリコン、５−２，６−２，７−２……シリ
コン酸化膜、５−３，６−３，７−３……多結晶
シリコン、６−４，７−４，８−４……レジス
ト。
略図、第２図は被エツチング物の構成図、第３図
は被エツチング物の導体層である多結晶シリコン
を溶液によりエツチングした時の酸化膜の耐圧分
布図、第４図はLPCVD法で堆積した多結晶シリ
コンを反応性イオンエツチングでエツチングした
時の酸化膜の耐圧分布図、第５図はLPCVDで堆
積した多結晶シリコンの堆積状態の詳細図、第６
図は本発明の一実施例の説明図、第７図ａはスパ
ツタや常圧CVDで堆積した導体層の堆積状態を
示す概略図、第７図ｂは第７図ａに示す試料を下
部電極に配置した状態図である。 １……ステンレス製の真空容器、２……上部電
極、３……下部電極、４，５……テフロン、６…
…被エツチング物、７，８……水冷パイプ、９，
１０……排気管、１３……高周波電源、１６，１
８……整合回路、５−１，６−１，７−１……単
結晶シリコン、５−２，６−２，７−２……シリ
コン酸化膜、５−３，６−３，７−３……多結晶
シリコン、６−４，７−４，８−４……レジス
ト。
Claims (1)
- 【特許請求の範囲】 １ 互いに対向配置された一対の電極を有するプ
ラズマエツチング装置において、シリコン単結晶
からなる第１層とシリコン絶縁膜からなる第２層
の積層物質とこの積層物質上に形成された導電性
物質層とこの導電性物質層上にパターン形成され
た第１のエツチングマスクとからなる被エツチン
グ物を前記一対の電極の一方に載置し、該被エツ
チング物をエツチングするに先立ち、前記パター
ン形成がなされる前記導電性物質層の表面を第２
のエツチングマスクで覆い、この第２のエツチン
グマスクを用いて前記被エツチング物の側面及び
裏面に存在する導電性物質層を選択的にエツチン
グ除去することを特徴とするプラズマエツチング
方法。 ２ 前記被エツチング物の第２層のシリコン絶縁
膜が熱酸化膜及び熱窒化膜であることを特徴とす
る特許請求の範囲第１項記載のプラズマエツチン
グ方法。 ３ 前記被エツチング物の導電性物質層が、多結
晶シリコン、非晶質シリコン、タングステン、モ
リブデン等の高融点金属、及び該高融点金属のシ
リサイド化合物、更には多結晶シリコンと前記高
融点金属又はこのシリサイド化合物との積層物で
あることを特徴とする特許請求の範囲第１項記載
のプラズマエツチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19191182A JPS5982730A (ja) | 1982-11-02 | 1982-11-02 | プラズマエツチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19191182A JPS5982730A (ja) | 1982-11-02 | 1982-11-02 | プラズマエツチング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5982730A JPS5982730A (ja) | 1984-05-12 |
| JPH0559578B2 true JPH0559578B2 (ja) | 1993-08-31 |
Family
ID=16282493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19191182A Granted JPS5982730A (ja) | 1982-11-02 | 1982-11-02 | プラズマエツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5982730A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6163030A (ja) * | 1984-08-20 | 1986-04-01 | Kokusai Electric Co Ltd | プラズマエッチング装置の電極温度制御方法 |
| CN110931356B (zh) * | 2018-09-19 | 2023-06-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56134738A (en) * | 1980-03-26 | 1981-10-21 | Toshiba Corp | Method of forming pattern |
| JPS57169245A (en) * | 1981-03-23 | 1982-10-18 | Western Electric Co | Method of producing semiconductor device |
-
1982
- 1982-11-02 JP JP19191182A patent/JPS5982730A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56134738A (en) * | 1980-03-26 | 1981-10-21 | Toshiba Corp | Method of forming pattern |
| JPS57169245A (en) * | 1981-03-23 | 1982-10-18 | Western Electric Co | Method of producing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5982730A (ja) | 1984-05-12 |
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