JPH0555121A - アパーチヤー支持台、それを搭載した電子線描画装置及びそれを用いた半導体装置の製造方法 - Google Patents
アパーチヤー支持台、それを搭載した電子線描画装置及びそれを用いた半導体装置の製造方法Info
- Publication number
- JPH0555121A JPH0555121A JP3217227A JP21722791A JPH0555121A JP H0555121 A JPH0555121 A JP H0555121A JP 3217227 A JP3217227 A JP 3217227A JP 21722791 A JP21722791 A JP 21722791A JP H0555121 A JPH0555121 A JP H0555121A
- Authority
- JP
- Japan
- Prior art keywords
- electron beam
- aperture
- pattern
- width
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Electron Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】形成されるレジストパターンの寸法の制御の容
易な任意形状電子線が得られるアパーチャー支持台を提
供すること、このアパーチャー支持台を搭載した電子線
描画装置を提供すること、これを用いる半導体装置の製
造方法を提供すること。 【構成】任意形状電子線を形成するためのアパーチャー
支持台（１０２）上に形成するアパーチャー（１０３）
の幅を、後のプロセスで変化する量を補正して形成して
おく。また補正量の異なり、同一パターンの複数のアパ
ーチャーを同一アパーチャー支持台に形成しておく。こ
のアパーチャー支持台を電子線描画装置に搭載し、電子
線描画によって半導体装置を製造する。
易な任意形状電子線が得られるアパーチャー支持台を提
供すること、このアパーチャー支持台を搭載した電子線
描画装置を提供すること、これを用いる半導体装置の製
造方法を提供すること。 【構成】任意形状電子線を形成するためのアパーチャー
支持台（１０２）上に形成するアパーチャー（１０３）
の幅を、後のプロセスで変化する量を補正して形成して
おく。また補正量の異なり、同一パターンの複数のアパ
ーチャーを同一アパーチャー支持台に形成しておく。こ
のアパーチャー支持台を電子線描画装置に搭載し、電子
線描画によって半導体装置を製造する。
Description
【０００１】
【産業上の利用分野】本発明は、電子線描画により半導
体装置の回路パターン等を高速、高精度に描画するため
の電子線描画装置用アパーチャー支持台、それを搭載し
た電子線描画装置及びそれを用いた半導体装置の製造方
法に関する。
体装置の回路パターン等を高速、高精度に描画するため
の電子線描画装置用アパーチャー支持台、それを搭載し
た電子線描画装置及びそれを用いた半導体装置の製造方
法に関する。
【０００２】
【従来の技術】電子線描画方法は微細なパターンをマス
クなしで形成できる特徴があるため、最先端の素子や大
規模集積回路（ＬＳＩ）の研究開発には不可欠の技術で
ある。しかし逐次的にパターンを描画してゆくため生産
性が低いという問題があった。生産性を大きく向上する
方法として、特開昭６２−２６０３２２に記載された方
法がある。この方法は周期的に繰り返されたパターン
（以下、配列パターンと称する）の単位図形をアパーチ
ャー（開口）としてアパーチャー支持台に形成してお
き、これにより成形された電子線（以下、任意形状電子
線と称する）を繰り返し照射するもので、これにより、
可変成形電子線を用いて描画する場合よりもショット数
を大幅に低減して生産性を大きく向上させることができ
る。
クなしで形成できる特徴があるため、最先端の素子や大
規模集積回路（ＬＳＩ）の研究開発には不可欠の技術で
ある。しかし逐次的にパターンを描画してゆくため生産
性が低いという問題があった。生産性を大きく向上する
方法として、特開昭６２−２６０３２２に記載された方
法がある。この方法は周期的に繰り返されたパターン
（以下、配列パターンと称する）の単位図形をアパーチ
ャー（開口）としてアパーチャー支持台に形成してお
き、これにより成形された電子線（以下、任意形状電子
線と称する）を繰り返し照射するもので、これにより、
可変成形電子線を用いて描画する場合よりもショット数
を大幅に低減して生産性を大きく向上させることができ
る。
【０００３】
【発明が解決しようとする課題】電子線描画により形成
したレジストのパターン幅は必ずしも入射した電子線の
幅に等しくない。すなわち一定量の寸法シフトを生じる
ことがある。これは電子線レジストの種類や塗布膜厚に
依存して変化するものである。可変成形型の電子線描画
法において、描画、現像後のパターン寸法が所望の寸法
より一定量シフトしている場合には描画パターンデータ
に補正を加えて描画、現像後のレジスト寸法が所望の寸
法となるようにしていた。
したレジストのパターン幅は必ずしも入射した電子線の
幅に等しくない。すなわち一定量の寸法シフトを生じる
ことがある。これは電子線レジストの種類や塗布膜厚に
依存して変化するものである。可変成形型の電子線描画
法において、描画、現像後のパターン寸法が所望の寸法
より一定量シフトしている場合には描画パターンデータ
に補正を加えて描画、現像後のレジスト寸法が所望の寸
法となるようにしていた。
【０００４】しかしながら、上記従来の任意形状電子線
を用いた電子線描画方法においてはアパーチャー支持台
に造り付けられたアパーチャーによりパターンを形成し
ているため、電子線の幅を自由に変化させることは困難
であるという問題があった。すなわち、電子線描画、現
像の後、得られたレジストパターンが所望の寸法と異な
っていた場合、アパーチャー支持台を再び作り直さねば
ならないという問題があった。
を用いた電子線描画方法においてはアパーチャー支持台
に造り付けられたアパーチャーによりパターンを形成し
ているため、電子線の幅を自由に変化させることは困難
であるという問題があった。すなわち、電子線描画、現
像の後、得られたレジストパターンが所望の寸法と異な
っていた場合、アパーチャー支持台を再び作り直さねば
ならないという問題があった。
【０００５】本発明の第１の目的は、形成されるレジス
トパターンの寸法の制御の容易な任意形状電子線が得ら
れるアパーチャー支持台を提供することにある。本発明
の第２の目的は、そのようなアパーチャー支持台を搭載
した電子線描画装置を提供することにある。本発明の第
３の目的は、そのようなアパーチャー支持台を用いた半
導体装置の製造方法を提供することにある。
トパターンの寸法の制御の容易な任意形状電子線が得ら
れるアパーチャー支持台を提供することにある。本発明
の第２の目的は、そのようなアパーチャー支持台を搭載
した電子線描画装置を提供することにある。本発明の第
３の目的は、そのようなアパーチャー支持台を用いた半
導体装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記第１の目的は、
（１）電子線を成形するための所定の形状のアパーチャ
ーを有するアパーチャー支持台において、該アパーチャ
ーの幅は、該アパーチャーにより成形された電子線が所
定の縮小率で縮小されて描画すべきパターンの所定の幅
を該縮小率で除した値に所定の補正幅を加えた幅とする
ことを特徴とするアパーチャー支持台、（２）上記１記
載のアパーチャー支持台において、上記アパーチャー支
持台は、同一パターンで上記補正幅が異なる複数のアパ
ーチャーを有することを特徴とするアパーチャー支持
台、（３）上記１又は２記載のアパーチャー支持台にお
いて、上記補正幅は、上記電子線が所定の縮小率で縮小
されて描画すべきパターンの大きさに換算して０．０２
ミクロンから０．２ミクロンの範囲の値であることを特
徴とするアパーチャー支持台によって達成される。
（１）電子線を成形するための所定の形状のアパーチャ
ーを有するアパーチャー支持台において、該アパーチャ
ーの幅は、該アパーチャーにより成形された電子線が所
定の縮小率で縮小されて描画すべきパターンの所定の幅
を該縮小率で除した値に所定の補正幅を加えた幅とする
ことを特徴とするアパーチャー支持台、（２）上記１記
載のアパーチャー支持台において、上記アパーチャー支
持台は、同一パターンで上記補正幅が異なる複数のアパ
ーチャーを有することを特徴とするアパーチャー支持
台、（３）上記１又は２記載のアパーチャー支持台にお
いて、上記補正幅は、上記電子線が所定の縮小率で縮小
されて描画すべきパターンの大きさに換算して０．０２
ミクロンから０．２ミクロンの範囲の値であることを特
徴とするアパーチャー支持台によって達成される。
【０００７】上記第２の目的は、（４）電子銃と、該電
子銃から発した電子線を成形するために所定の形状のア
パーチャーを有するアパーチャー支持台と、該アパーチ
ャーによって成形された電子線により所定の縮小率で描
画されるウエハーを保持するステージとを少なくとも有
する電子線描画装置において、上記ウエハー上に描画す
べきパターンの所定の幅を上記縮小率で除した値に所定
の補正幅を加えた値を上記アパーチャーの幅とすること
を特徴とする電子線描画装置、（５）上記４記載の電子
線描画装置において、上記アパーチャー支持台は、同一
パターンで上記補正幅が異なる複数のアパーチャーを有
することを特徴とする電子線描画装置、（６）上記４又
は５記載の電子線描画装置において、上記補正幅は、上
記ウエハー上に描画すべきパターンの大きさに換算して
０．０２ミクロンから０．２ミクロンの範囲の値である
ことを特徴とする電子線描画装置によって達成される。
子銃から発した電子線を成形するために所定の形状のア
パーチャーを有するアパーチャー支持台と、該アパーチ
ャーによって成形された電子線により所定の縮小率で描
画されるウエハーを保持するステージとを少なくとも有
する電子線描画装置において、上記ウエハー上に描画す
べきパターンの所定の幅を上記縮小率で除した値に所定
の補正幅を加えた値を上記アパーチャーの幅とすること
を特徴とする電子線描画装置、（５）上記４記載の電子
線描画装置において、上記アパーチャー支持台は、同一
パターンで上記補正幅が異なる複数のアパーチャーを有
することを特徴とする電子線描画装置、（６）上記４又
は５記載の電子線描画装置において、上記補正幅は、上
記ウエハー上に描画すべきパターンの大きさに換算して
０．０２ミクロンから０．２ミクロンの範囲の値である
ことを特徴とする電子線描画装置によって達成される。
【０００８】上記第３の目的は、（７）半導体基板に、
半導体素子の少なくとも１部を形成する第１工程、その
表面に電子線レジスト層を形成する第２工程、上記１か
ら４のいずれか一に記載のアパーチャー支持台により成
形された電子線を用いて該電子線レジスト層に描画し、
現像により該電子線レジスト層を所望のパターンとする
第３工程を少なくとも有することを特徴とする半導体装
置の製造方法、（８）上記７記載の半導体装置の製造方
法において、上記第３工程は、上記アパーチャー支持台
により同一の形に成形された電子線を用いて繰り返し描
画し、規則的に繰り返されるパターンを形成することを
特徴とする半導体装置の製造方法によって達成される。
半導体素子の少なくとも１部を形成する第１工程、その
表面に電子線レジスト層を形成する第２工程、上記１か
ら４のいずれか一に記載のアパーチャー支持台により成
形された電子線を用いて該電子線レジスト層に描画し、
現像により該電子線レジスト層を所望のパターンとする
第３工程を少なくとも有することを特徴とする半導体装
置の製造方法、（８）上記７記載の半導体装置の製造方
法において、上記第３工程は、上記アパーチャー支持台
により同一の形に成形された電子線を用いて繰り返し描
画し、規則的に繰り返されるパターンを形成することを
特徴とする半導体装置の製造方法によって達成される。
【０００９】本発明において、上記補正幅は、正のとき
も負のときもある。従って、アパーチャーの幅は、設計
データから細くなる場合も太くなる場合もある。これは
電子線レジストの材質やプロセスの条件によって決まる
が、一般的には、アパーチャーの幅は、ポジ型のレジス
トを用いるときは設計データから細くすることが好まし
く、ネガ型のレジストを用いるときは、設計データから
太くすることが好ましい。しかし、ネガ型のレジストを
用いても設計データから細くする場合もある。
も負のときもある。従って、アパーチャーの幅は、設計
データから細くなる場合も太くなる場合もある。これは
電子線レジストの材質やプロセスの条件によって決まる
が、一般的には、アパーチャーの幅は、ポジ型のレジス
トを用いるときは設計データから細くすることが好まし
く、ネガ型のレジストを用いるときは、設計データから
太くすることが好ましい。しかし、ネガ型のレジストを
用いても設計データから細くする場合もある。
【００１０】
【作用】本発明の任意形状電子線用アパーチャー支持台
は、予め描画、現像時に生じる寸法シフトを補正したパ
ターンのアパーチャーをアパーチャー支持台上に形成し
ているので所望の寸法のレジストパターンが得られる。
また寸法補正量を変えた複数のアパーチャーを同一アパ
ーチャー支持台に形成すればレジスト膜厚等の加工プロ
セスの変更による寸法シフトの変化に対しても新たにア
パーチャー支持台を作り直す必要はない。
は、予め描画、現像時に生じる寸法シフトを補正したパ
ターンのアパーチャーをアパーチャー支持台上に形成し
ているので所望の寸法のレジストパターンが得られる。
また寸法補正量を変えた複数のアパーチャーを同一アパ
ーチャー支持台に形成すればレジスト膜厚等の加工プロ
セスの変更による寸法シフトの変化に対しても新たにア
パーチャー支持台を作り直す必要はない。
【００１１】
【実施例】実施例１ 図１は本発明の一実施例のアパーチャー支持台の平面
図、その製造工程を示すためのその部分断面図及び繰り
返し単位図形を示す図である。このアパーチャー支持台
は、設計開口寸法０．３ミクロンを有するメモリーＬＳ
Ｉに適用する。図１（ａ）はメモリーセル（２ビット
分）の繰り返し単位図形１０１を示すものである。図１
（ｂ）は図１（ａ）に示したパターンを実現するための
任意形状電子線用のアパーチャー支持台１０２を示して
いる。本実施例で用いた電子線描画装置の光学系の縮小
率が２５分の１であるためアパーチャー支持台上のアパ
ーチャー１０３の大きさは２５倍されたものになってい
ることに注意する必要がある。設計上０．３ミクロンの
パターンはアパーチャー支持台上では７．５ミクロンと
なるが、電子線レジストの描画、現像時の寸法シフトを
考慮して６．２５ミクロンの大きさで形成されている。
図、その製造工程を示すためのその部分断面図及び繰り
返し単位図形を示す図である。このアパーチャー支持台
は、設計開口寸法０．３ミクロンを有するメモリーＬＳ
Ｉに適用する。図１（ａ）はメモリーセル（２ビット
分）の繰り返し単位図形１０１を示すものである。図１
（ｂ）は図１（ａ）に示したパターンを実現するための
任意形状電子線用のアパーチャー支持台１０２を示して
いる。本実施例で用いた電子線描画装置の光学系の縮小
率が２５分の１であるためアパーチャー支持台上のアパ
ーチャー１０３の大きさは２５倍されたものになってい
ることに注意する必要がある。設計上０．３ミクロンの
パターンはアパーチャー支持台上では７．５ミクロンと
なるが、電子線レジストの描画、現像時の寸法シフトを
考慮して６．２５ミクロンの大きさで形成されている。
【００１２】このアパーチャー支持台は次のようにして
製造した。シリコン単結晶基板上に、ノボラック樹脂か
らなる下層レジスト、塗布ガラス（ＳＯＧ）からなる
り、エッチングの選択性を向上させるための中間層及び
電子線レジスト層によりなる構造、いわゆる三層レジス
ト構造を形成し、最上層の電子線レジスト層にパターン
描画し、現像後、エッチングにより下層レジストまでパ
ターンを形成し、このパターンをマスクとしてシリコン
単結晶基板を約２０ミクロンの深さまでエッチングす
る。次にシリコン基板の裏面を周辺部を除いてエッチン
グして、上記表面からエッチングされた部分にアパーチ
ャーを形成する。
製造した。シリコン単結晶基板上に、ノボラック樹脂か
らなる下層レジスト、塗布ガラス（ＳＯＧ）からなる
り、エッチングの選択性を向上させるための中間層及び
電子線レジスト層によりなる構造、いわゆる三層レジス
ト構造を形成し、最上層の電子線レジスト層にパターン
描画し、現像後、エッチングにより下層レジストまでパ
ターンを形成し、このパターンをマスクとしてシリコン
単結晶基板を約２０ミクロンの深さまでエッチングす
る。次にシリコン基板の裏面を周辺部を除いてエッチン
グして、上記表面からエッチングされた部分にアパーチ
ャーを形成する。
【００１３】図４に、このアパーチャー支持台を搭載す
る電子線描画装置の模式図を示す。電子銃４０１より放
出された電子線４０２は複数の電子レンズ４０３、４０
４により集束され偏向レンズ４０５、４０６により偏向
されて可動ステージ４０７上のウエハー４０８に照射さ
れる。この時電子線の形状は２つのアパーチャー支持台
４０９と４１０によって決定される。第２のアパーチャ
ー支持台４１０に本発明のアパーチャーを搭載し、電子
線成形レンズ４１１及び４１２により第２アパーチャー
支持台４１０上の任意のアパーチャーを選択して使用す
る。同時にアパーチャー支持台４１０の中心部に矩形の
アパーチャーを形成しておけば可変成形型電子線描画装
置としても使用することができる。
る電子線描画装置の模式図を示す。電子銃４０１より放
出された電子線４０２は複数の電子レンズ４０３、４０
４により集束され偏向レンズ４０５、４０６により偏向
されて可動ステージ４０７上のウエハー４０８に照射さ
れる。この時電子線の形状は２つのアパーチャー支持台
４０９と４１０によって決定される。第２のアパーチャ
ー支持台４１０に本発明のアパーチャーを搭載し、電子
線成形レンズ４１１及び４１２により第２アパーチャー
支持台４１０上の任意のアパーチャーを選択して使用す
る。同時にアパーチャー支持台４１０の中心部に矩形の
アパーチャーを形成しておけば可変成形型電子線描画装
置としても使用することができる。
【００１４】前記アパーチャー支持台をこの電子線描画
装置（加速電圧５０ｋＶ）の第２のアパーチャー支持台
４１０として搭載し、図１（ｃ）に示したように、膜厚
１ミクロンのノボラック樹脂系をベースとしたポジ型の
電子線レジスト１０４を塗布したシリコン基板１０５に
描画を行った。この時の電子線照射量は、８０μＣ／ｃ
ｍ2であった。その後、テトラメチルアンモニウムハイ
ドロオキサイド（ＴＭＡＨ）の２．３８％水溶液中で１
５０秒の現像を行って図１（ｃ）に断面図を示したレジ
スト形状を得た。この時の開口寸法は０．３ミクロン±
０．０３ミクロンであり、許容誤差内に制御することが
できた。
装置（加速電圧５０ｋＶ）の第２のアパーチャー支持台
４１０として搭載し、図１（ｃ）に示したように、膜厚
１ミクロンのノボラック樹脂系をベースとしたポジ型の
電子線レジスト１０４を塗布したシリコン基板１０５に
描画を行った。この時の電子線照射量は、８０μＣ／ｃ
ｍ2であった。その後、テトラメチルアンモニウムハイ
ドロオキサイド（ＴＭＡＨ）の２．３８％水溶液中で１
５０秒の現像を行って図１（ｃ）に断面図を示したレジ
スト形状を得た。この時の開口寸法は０．３ミクロン±
０．０３ミクロンであり、許容誤差内に制御することが
できた。
【００１５】実施例２ 図２は、本発明の異なる実施例のアパーチャー支持台の
部分平面図及びそれと対応するメモリーセルパターンを
示す図である。ここには設計寸法が０．２５ミクロンの
配線パターンを有するメモリーＬＳＩのメモリーセルパ
ターンが示されている。本実施例は、いわゆる三層レジ
スト構造の最上層の電子線レジスト層に描画を行った例
である。三層レジスト構造においては電子線レジスト層
の描画、現像時の寸法シフトのみならず電子線レジスト
層から中間層、中間層から下層レジストにパターンを転
写するときにも寸法が変化する問題がある。このため任
意形状の電子線を得るためのアパーチャー支持台に形成
するパターンはこれらを考慮してパターン幅を決定する
必要がある。
部分平面図及びそれと対応するメモリーセルパターンを
示す図である。ここには設計寸法が０．２５ミクロンの
配線パターンを有するメモリーＬＳＩのメモリーセルパ
ターンが示されている。本実施例は、いわゆる三層レジ
スト構造の最上層の電子線レジスト層に描画を行った例
である。三層レジスト構造においては電子線レジスト層
の描画、現像時の寸法シフトのみならず電子線レジスト
層から中間層、中間層から下層レジストにパターンを転
写するときにも寸法が変化する問題がある。このため任
意形状の電子線を得るためのアパーチャー支持台に形成
するパターンはこれらを考慮してパターン幅を決定する
必要がある。
【００１６】図２（ａ）は、このメモリーセルパターン
の繰り返し単位図形２０１を示したもので、最小寸法は
線幅、線間隔とも０．２５ミクロンである。図２（ｂ）
はアパーチャー支持台の部分平面図で、任意形状電子線
を得るためのアパーチャー群を示している。アパーチャ
ーは最大２５０ミクロン角の大きさが可能であり、本実
施例の電子線描画装置の光学系の縮小率は５０分の１で
あるため、これはウエハー上で電子ビームサイズ５ミク
ロン角となる。そのため、アパーチャー支持台には多数
の繰り返し単位図形を配置できるが、図面を簡略化する
ために、図２（ｂ）には一部の繰り返し単位図形のみを
示している。
の繰り返し単位図形２０１を示したもので、最小寸法は
線幅、線間隔とも０．２５ミクロンである。図２（ｂ）
はアパーチャー支持台の部分平面図で、任意形状電子線
を得るためのアパーチャー群を示している。アパーチャ
ーは最大２５０ミクロン角の大きさが可能であり、本実
施例の電子線描画装置の光学系の縮小率は５０分の１で
あるため、これはウエハー上で電子ビームサイズ５ミク
ロン角となる。そのため、アパーチャー支持台には多数
の繰り返し単位図形を配置できるが、図面を簡略化する
ために、図２（ｂ）には一部の繰り返し単位図形のみを
示している。
【００１７】上記のように本実施例の電子線描画装置の
光学系の縮小率は５０分の１であるため、ウエハー上の
０．２５ミクロンはアパーチャー支持台上では１２．５
ミクロンとなる。描画、現像時及び三層レジストでのエ
ッチング転写時の寸法シフトを考慮して本実施例におい
てはアパーチャー支持台上の寸法で１４．５ミクロン
（アパーチャー２０２）、１３．５ミクロン（アパーチ
ャー２０３）、１２．５ミクロン（アパーチャー２０
４）、１１．５ミクロン（アパーチャー２０５）、１
０．５ミクロン（アパーチャー２０６）の５種類のアパ
ーチャーと可変成形電子線を得るためのアパーチャー２
０７を同一アパーチャー支持台２０８の上に形成した。
アパーチャー支持台はシリコン単結晶であり、アパーチ
ャーは実施例１と同様にシリコン単結晶にエッチングに
より穴開けをすることにより形成した。
光学系の縮小率は５０分の１であるため、ウエハー上の
０．２５ミクロンはアパーチャー支持台上では１２．５
ミクロンとなる。描画、現像時及び三層レジストでのエ
ッチング転写時の寸法シフトを考慮して本実施例におい
てはアパーチャー支持台上の寸法で１４．５ミクロン
（アパーチャー２０２）、１３．５ミクロン（アパーチ
ャー２０３）、１２．５ミクロン（アパーチャー２０
４）、１１．５ミクロン（アパーチャー２０５）、１
０．５ミクロン（アパーチャー２０６）の５種類のアパ
ーチャーと可変成形電子線を得るためのアパーチャー２
０７を同一アパーチャー支持台２０８の上に形成した。
アパーチャー支持台はシリコン単結晶であり、アパーチ
ャーは実施例１と同様にシリコン単結晶にエッチングに
より穴開けをすることにより形成した。
【００１８】本アパーチャー支持台を搭載した電子線描
画装置を用いて描画、現像し、ウエハー上の三層レジス
トの下層レジストまでエッチング転写した後のパターン
寸法を図３に示す。同図の横軸はアパーチャー支持台上
のパターン寸法、縦軸は転写後のレジスト寸法を示す。
三層レジスト構造の下層レジストの厚さをパラメーター
として図中には示してある。下層レジストのエッチング
転写時のサイドエッチングによって下層レジスト膜厚が
厚い場合には寸法シフトがやや大きくなる。本実施例で
は複数のパターン幅のアパーチャーを有しているので加
工プロセスの小変更があった場合においても再度アパー
チャー支持台を作製し直す必要がなく、迅速に高精度の
レジストパターンを得ることができる。
画装置を用いて描画、現像し、ウエハー上の三層レジス
トの下層レジストまでエッチング転写した後のパターン
寸法を図３に示す。同図の横軸はアパーチャー支持台上
のパターン寸法、縦軸は転写後のレジスト寸法を示す。
三層レジスト構造の下層レジストの厚さをパラメーター
として図中には示してある。下層レジストのエッチング
転写時のサイドエッチングによって下層レジスト膜厚が
厚い場合には寸法シフトがやや大きくなる。本実施例で
は複数のパターン幅のアパーチャーを有しているので加
工プロセスの小変更があった場合においても再度アパー
チャー支持台を作製し直す必要がなく、迅速に高精度の
レジストパターンを得ることができる。
【００１９】実施例３ 図１（ｂ）に示したアパーチャー支持台を用いて６４メ
ガビットのランダムアクセスメモリ（ＤＲＡＭ）ＬＳＩ
のコンタクトホール形成を行った例を示す。微細な穴形
状を加工する工程以外は波長３６５ｎｍの光を用いた縮
小投影露光法を用いてパターニングを行った。図５
（ａ）は半導体装置の１ビット分のメモリー素子を示す
断面図である。シリコン基板５０１上にポリシリコンゲ
ート５０２、その上に絶縁膜５０３、その上に電子線レ
ジスト５０４が形成されている。絶縁膜５０３にコンタ
クトホールを形成するための電子線レジスト５０４のパ
ターンニング工程で、図１（ｂ）に示したアパーチャー
支持台を用い、コンタクトホールパターン５０５に電子
線を照射し、現像して図５（ａ）に示した形状とした。
ガビットのランダムアクセスメモリ（ＤＲＡＭ）ＬＳＩ
のコンタクトホール形成を行った例を示す。微細な穴形
状を加工する工程以外は波長３６５ｎｍの光を用いた縮
小投影露光法を用いてパターニングを行った。図５
（ａ）は半導体装置の１ビット分のメモリー素子を示す
断面図である。シリコン基板５０１上にポリシリコンゲ
ート５０２、その上に絶縁膜５０３、その上に電子線レ
ジスト５０４が形成されている。絶縁膜５０３にコンタ
クトホールを形成するための電子線レジスト５０４のパ
ターンニング工程で、図１（ｂ）に示したアパーチャー
支持台を用い、コンタクトホールパターン５０５に電子
線を照射し、現像して図５（ａ）に示した形状とした。
【００２０】図５（ｂ）は６４メガビットＬＳＩを有す
る半導体装置の１チップ全体を示す平面図である。チッ
プ５０６のメモリーマット部５０７に、図５（ａ）に示
したメモリー素子のパターンが規則正しく配列されてい
る。残りの領域である周辺回路部５０８は可変成形電子
線を用いて描画を行った。
る半導体装置の１チップ全体を示す平面図である。チッ
プ５０６のメモリーマット部５０７に、図５（ａ）に示
したメモリー素子のパターンが規則正しく配列されてい
る。残りの領域である周辺回路部５０８は可変成形電子
線を用いて描画を行った。
【００２１】この後メモリーキャパシターの形成、配線
工程を経て半導体装置が完成するが、コンタクトホール
の場合と同様、微細穴形状の加工には本発明のアパーチ
ャー支持台を用いた電子線描画により、その他の工程に
は縮小投影露光法を用いて形成した。
工程を経て半導体装置が完成するが、コンタクトホール
の場合と同様、微細穴形状の加工には本発明のアパーチ
ャー支持台を用いた電子線描画により、その他の工程に
は縮小投影露光法を用いて形成した。
【００２２】
【発明の効果】本発明のアパーチャー支持台を用いるこ
とにより、電子線レジストの描画、現像過程で生じるパ
ターンの寸法シフトを補正することができるため、高精
度のパターニングが可能となった。
とにより、電子線レジストの描画、現像過程で生じるパ
ターンの寸法シフトを補正することができるため、高精
度のパターニングが可能となった。
【００２３】また、アパーチャー支持台にそれぞれ異な
る補正値を加えた複数の同一形状のアパーチャーを設け
た場合は、加工プロセスの変更の必要が生じた場合にお
いても任意形状電子線を成形するためのアパーチャー支
持台を作製し直す必要がなく、迅速に高精度のレジスト
パターンを得ることができた。
る補正値を加えた複数の同一形状のアパーチャーを設け
た場合は、加工プロセスの変更の必要が生じた場合にお
いても任意形状電子線を成形するためのアパーチャー支
持台を作製し直す必要がなく、迅速に高精度のレジスト
パターンを得ることができた。
【図面の簡単な説明】
【図１】繰り返し単位図形を示す図並びに本発明の一実
施例のアパーチャー支持台の平面図及びその製造工程を
示すためのアパーチャー支持台の部分断面図である。
施例のアパーチャー支持台の平面図及びその製造工程を
示すためのアパーチャー支持台の部分断面図である。
【図２】メモリーセルパターンを示す図及び本発明の他
の実施例のアパーチャー支持台の部分平面図である。
の実施例のアパーチャー支持台の部分平面図である。
【図３】三層レジストにパターン転写後のレジスト寸法
を示す図である。
を示す図である。
【図４】本発明の一実施例の電子線描画装置の模式図で
ある。
ある。
【図５】本発明を説明するためのメモリー素子の断面図
と半導体装置の１チップ全体を示す平面図である。
と半導体装置の１チップ全体を示す平面図である。
１０１、２０１ 繰り返し単位図形 １０２、２０８、４０９、４１０ アパーチャー支持台 １０３、２０２、２０３、２０４、２０５、２０６、２
０７ アパーチャー １０４、５０４ 電子線レジスト １０５ シリコン基板 ４０１ 電子銃 ４０２ 電子線 ４０３、４０４ 電子レンズ ４０５、４０６ 偏向レンズ ４０７ 可動ステージ ４０８ ウエハー ５０１ シリコン基板 ５０２ ポリシリコンゲート ５０３ 絶縁膜 ５０５ コンタクトホールパターン ５０６ チップ ５０７ メモリーマット部 ５０８ 周辺回路部
０７ アパーチャー １０４、５０４ 電子線レジスト １０５ シリコン基板 ４０１ 電子銃 ４０２ 電子線 ４０３、４０４ 電子レンズ ４０５、４０６ 偏向レンズ ４０７ 可動ステージ ４０８ ウエハー ５０１ シリコン基板 ５０２ ポリシリコンゲート ５０３ 絶縁膜 ５０５ コンタクトホールパターン ５０６ チップ ５０７ メモリーマット部 ５０８ 周辺回路部
Claims (8)
- 【請求項１】電子線を成形するための所定の形状のアパ
ーチャーを有するアパーチャー支持台において、該アパ
ーチャーの幅は、該アパーチャーにより成形された電子
線が所定の縮小率で縮小されて描画すべきパターンの所
定の幅を該縮小率で除した値に所定の補正幅を加えた幅
とすることを特徴とするアパーチャー支持台。 - 【請求項２】請求項１記載のアパーチャー支持台におい
て、上記アパーチャー支持台は、同一パターンで上記補
正幅が異なる複数のアパーチャーを有することを特徴と
するアパーチャー支持台。 - 【請求項３】請求項１又は２記載のアパーチャー支持台
において、上記補正幅は、上記電子線が所定の縮小率で
縮小されて描画すべきパターンの大きさに換算して０．
０２ミクロンから０．２ミクロンの範囲の値であること
を特徴とするアパーチャー支持台。 - 【請求項４】電子銃と、該電子銃から発した電子線を成
形するために所定の形状のアパーチャーを有するアパー
チャー支持台と、該アパーチャーによって成形された電
子線により所定の縮小率で描画されるウエハーを保持す
るステージとを少なくとも有する電子線描画装置におい
て、上記ウエハー上に描画すべきパターンの所定の幅を
上記縮小率で除した値に所定の補正幅を加えた値を上記
アパーチャーの幅とすることを特徴とする電子線描画装
置。 - 【請求項５】請求項４記載の電子線描画装置において、
上記アパーチャー支持台は、同一パターンで上記補正幅
が異なる複数のアパーチャーを有することを特徴とする
電子線描画装置。 - 【請求項６】請求項４又は５記載の電子線描画装置にお
いて、上記補正幅は、上記ウエハー上に描画すべきパタ
ーンの大きさに換算して０．０２ミクロンから０．２ミ
クロンの範囲の値であることを特徴とする電子線描画装
置。 - 【請求項７】半導体基板に、半導体素子の少なくとも１
部を形成する第１工程、その表面に電子線レジスト層を
形成する第２工程、請求項１から４のいずれか一に記載
のアパーチャー支持台により成形された電子線を用いて
該電子線レジスト層に描画し、現像により該電子線レジ
スト層を所望のパターンとする第３工程を少なくとも有
することを特徴とする半導体装置の製造方法。 - 【請求項８】請求項７記載の半導体装置の製造方法にお
いて、上記第３工程は、上記アパーチャー支持台により
同一の形に成形された電子線を用いて繰り返し描画し、
規則的に繰り返されるパターンを形成することを特徴と
する半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03217227A JP3090283B2 (ja) | 1991-08-28 | 1991-08-28 | 電子線描画方法 |
| US07/858,868 US5250812A (en) | 1991-03-29 | 1992-03-27 | Electron beam lithography using an aperture having an array of repeated unit patterns |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03217227A JP3090283B2 (ja) | 1991-08-28 | 1991-08-28 | 電子線描画方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555121A true JPH0555121A (ja) | 1993-03-05 |
| JP3090283B2 JP3090283B2 (ja) | 2000-09-18 |
Family
ID=16700841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03217227A Expired - Lifetime JP3090283B2 (ja) | 1991-03-29 | 1991-08-28 | 電子線描画方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3090283B2 (ja) |
-
1991
- 1991-08-28 JP JP03217227A patent/JP3090283B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3090283B2 (ja) | 2000-09-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4992825A (en) | Method of forming pattern and projection aligner for carrying out the same | |
| US5573634A (en) | Method for forming contact holes of a semiconductor device | |
| US6096458A (en) | Methods for manufacturing photolithography masks utilizing interfering beams of radiation | |
| KR20040045276A (ko) | 반도체 장치의 제조 방법 | |
| US5250812A (en) | Electron beam lithography using an aperture having an array of repeated unit patterns | |
| KR100253052B1 (ko) | 패턴형성방법 및 패턴형성장치 | |
| WO1982002979A1 (en) | A method of fabricating screen lens array plates | |
| EP0374701B1 (en) | Mask for exposing wafer with radiation and its exposing method | |
| JP2000091191A (ja) | 電子線露光用のマスクと露光装置及び電子線露光方法 | |
| CN113707538A (zh) | 半导体结构的制备方法、半导体结构及存储器 | |
| US5227269A (en) | Method for fabricating high density DRAM reticles | |
| US7144690B2 (en) | Photolithographic methods of using a single reticle to form overlapping patterns | |
| JP3090283B2 (ja) | 電子線描画方法 | |
| US5990540A (en) | Semiconductor device and method for manufacturing the same | |
| US7181722B2 (en) | Method of dividing circuit pattern, method of manufacturing stencil mask, stencil mask and method of exposure | |
| JP2001007013A (ja) | 転写マスクブランクス及びその製造方法 | |
| JP2006319369A (ja) | 半導体集積回路装置の製造方法 | |
| US6809800B2 (en) | Apparatus for patterning a semiconductor wafer | |
| JP2001057331A (ja) | 重ね合わせ電子露光用転写マスク及びその製造方法 | |
| JPH0669153A (ja) | 微細コンタクト孔の形成方法 | |
| KR100277812B1 (ko) | 전자빔 노출용 마스크와 전자빔 드로잉 방법 | |
| US7482110B2 (en) | Method for adapting structure dimensions during the photolithographic projection of a pattern of structure elements onto a semiconductor wafer | |
| JP2004087715A (ja) | 電子ビーム露光方法、半導体装置、露光パターンデータ処理方法およびプログラム | |
| JP3140516B2 (ja) | アライメントパターンを有するパターン版の描画方法及びその方法によって描画されたパターン版 | |
| JPS6347924A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070721 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080721 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080721 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090721 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090721 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100721 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100721 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110721 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110721 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120721 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120721 Year of fee payment: 12 |