JP3090283B2 - 電子線描画方法 - Google Patents
電子線描画方法Info
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- JP3090283B2 JP3090283B2 JP03217227A JP21722791A JP3090283B2 JP 3090283 B2 JP3090283 B2 JP 3090283B2 JP 03217227 A JP03217227 A JP 03217227A JP 21722791 A JP21722791 A JP 21722791A JP 3090283 B2 JP3090283 B2 JP 3090283B2
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電子線描画により半導
体装置の回路パターン等を高速、高精度に描画するため
の電子線描画方法に関する。
体装置の回路パターン等を高速、高精度に描画するため
の電子線描画方法に関する。
【０００２】
【従来の技術】電子線描画方法は微細なパターンをマス
クなしで形成できる特徴があるため、最先端の素子や大
規模集積回路（ＬＳＩ）の研究開発には不可欠の技術で
ある。しかし逐次的にパターンを描画してゆくため生産
性が低いという問題があった。生産性を大きく向上する
方法として、特開昭６２−２６０３２２に記載された方
法がある。この方法は周期的に繰り返されたパターン
（以下、配列パターンと称する）の単位図形をアパーチ
ャー（開口）としてアパーチャー支持台に形成してお
き、これにより成形された電子線（以下、任意形状電子
線と称する）を繰り返し照射するもので、これにより、
可変成形電子線を用いて描画する場合よりもショット数
を大幅に低減して生産性を大きく向上させることができ
る。なお、特開平４−２６１０１２には、近接効果によ
って生じる１チップ内の寸法分布を補正するための技術
が記載されているが、プロセスの違いによる寸法誤差を
補正する技術については記載されていない。
クなしで形成できる特徴があるため、最先端の素子や大
規模集積回路（ＬＳＩ）の研究開発には不可欠の技術で
ある。しかし逐次的にパターンを描画してゆくため生産
性が低いという問題があった。生産性を大きく向上する
方法として、特開昭６２−２６０３２２に記載された方
法がある。この方法は周期的に繰り返されたパターン
（以下、配列パターンと称する）の単位図形をアパーチ
ャー（開口）としてアパーチャー支持台に形成してお
き、これにより成形された電子線（以下、任意形状電子
線と称する）を繰り返し照射するもので、これにより、
可変成形電子線を用いて描画する場合よりもショット数
を大幅に低減して生産性を大きく向上させることができ
る。なお、特開平４−２６１０１２には、近接効果によ
って生じる１チップ内の寸法分布を補正するための技術
が記載されているが、プロセスの違いによる寸法誤差を
補正する技術については記載されていない。
【０００３】
【発明が解決しようとする課題】電子線描画により形成
したレジストのパターン幅は必ずしも入射した電子線の
幅に等しくない。すなわち一定量の寸法シフトを生じる
ことがある。これは電子線レジストの種類や塗布膜厚に
依存して変化するものである。可変成形型の電子線描画
法において、描画、現像後のパターン寸法が所望の寸法
より一定量シフトしている場合には描画パターンデータ
に補正を加えて描画、現像後のレジスト寸法が所望の寸
法となるようにしていた。
したレジストのパターン幅は必ずしも入射した電子線の
幅に等しくない。すなわち一定量の寸法シフトを生じる
ことがある。これは電子線レジストの種類や塗布膜厚に
依存して変化するものである。可変成形型の電子線描画
法において、描画、現像後のパターン寸法が所望の寸法
より一定量シフトしている場合には描画パターンデータ
に補正を加えて描画、現像後のレジスト寸法が所望の寸
法となるようにしていた。
【０００４】しかしながら、上記従来の任意形状電子線
を用いた電子線描画方法においてはアパーチャー支持台
に造り付けられたアパーチャーによりパターンを形成し
ているため、電子線の幅を自由に変化させることは困難
であるという問題があった。すなわち、電子線描画、現
像の後、得られたレジストパターンが所望の寸法と異な
っていた場合、アパーチャー支持台を再び作り直さねば
ならないという問題があった。
を用いた電子線描画方法においてはアパーチャー支持台
に造り付けられたアパーチャーによりパターンを形成し
ているため、電子線の幅を自由に変化させることは困難
であるという問題があった。すなわち、電子線描画、現
像の後、得られたレジストパターンが所望の寸法と異な
っていた場合、アパーチャー支持台を再び作り直さねば
ならないという問題があった。
【０００５】本発明の目的は、形成されるパターンの寸
法の制御の容易な任意形状電子線が得られる電子線描画
方法を提供することにある。
法の制御の容易な任意形状電子線が得られる電子線描画
方法を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の電子線描画方法は、電子線を照射して基板
主面にパターンを形成するものであって、第１のパター
ンを描画するために第１のパターンに第１の補正幅を加
えた形状に電子線を成型するための第１のアパーチャー
と、第１のパターンに第１の補正幅と異なる第２の補正
幅を加えた形状に電子線を成型するための第２のアパー
チャーとを有するアパーチャー支持台を備え、加工プロ
セスの変更に応じて上記それぞれのアパーチャーを選択
し、電子線を照射して上記基板主面にパターンを形成す
るようにしたものである。上記の第１及び第２の補正幅
は、アパーチャーにより成型された電子線が縮小されて
描画すべきパターンの大きさに換算して０．０２ミクロ
ンから０．２ミクロンの範囲の値であることが好まし
い。また、上記アパーチャー支持台には可変成形可能な
矩形のアパーチャーを設け、その可変成形可能な矩形の
アパーチャーを用いて電子線を照射して基板主面にパタ
ーンを形成するようにすることが好ましい。また、成型
された電子線を照射してレジストにパターンを形成する
ときに、電子線を成型するためのアパーチャーは、描画
すべきパターンの幅を電子線の縮小率で除した値に上記
レジストの処理条件によって生じる寸法シフトを補正す
るための一定量の補正量を加えた幅を有するようにする
ことができる。
に、本発明の電子線描画方法は、電子線を照射して基板
主面にパターンを形成するものであって、第１のパター
ンを描画するために第１のパターンに第１の補正幅を加
えた形状に電子線を成型するための第１のアパーチャー
と、第１のパターンに第１の補正幅と異なる第２の補正
幅を加えた形状に電子線を成型するための第２のアパー
チャーとを有するアパーチャー支持台を備え、加工プロ
セスの変更に応じて上記それぞれのアパーチャーを選択
し、電子線を照射して上記基板主面にパターンを形成す
るようにしたものである。上記の第１及び第２の補正幅
は、アパーチャーにより成型された電子線が縮小されて
描画すべきパターンの大きさに換算して０．０２ミクロ
ンから０．２ミクロンの範囲の値であることが好まし
い。また、上記アパーチャー支持台には可変成形可能な
矩形のアパーチャーを設け、その可変成形可能な矩形の
アパーチャーを用いて電子線を照射して基板主面にパタ
ーンを形成するようにすることが好ましい。また、成型
された電子線を照射してレジストにパターンを形成する
ときに、電子線を成型するためのアパーチャーは、描画
すべきパターンの幅を電子線の縮小率で除した値に上記
レジストの処理条件によって生じる寸法シフトを補正す
るための一定量の補正量を加えた幅を有するようにする
ことができる。
【０００７】
【０００８】
【０００９】本発明において、上記補正幅は、正のとき
も負のときもある。従って、アパーチャーの幅は、設計
データから細くなる場合も太くなる場合もある。これは
電子線レジストの材質やプロセスの条件によって決まる
が、一般的には、アパーチャーの幅は、ポジ型のレジス
トを用いるときは設計データから細くすることが好まし
く、ネガ型のレジストを用いるときは、設計データから
太くすることが好ましい。しかし、ネガ型のレジストを
用いても設計データから細くする場合もある。
も負のときもある。従って、アパーチャーの幅は、設計
データから細くなる場合も太くなる場合もある。これは
電子線レジストの材質やプロセスの条件によって決まる
が、一般的には、アパーチャーの幅は、ポジ型のレジス
トを用いるときは設計データから細くすることが好まし
く、ネガ型のレジストを用いるときは、設計データから
太くすることが好ましい。しかし、ネガ型のレジストを
用いても設計データから細くする場合もある。
【００１０】
【作用】本発明の任意形状電子線用アパーチャー支持台
は、予め描画、現像時に生じる寸法シフトを補正したパ
ターンのアパーチャーをアパーチャー支持台上に形成し
ているので所望の寸法のレジストパターンが得られる。
また寸法補正量を変えた複数のアパーチャーを同一アパ
ーチャー支持台に形成すればレジスト膜厚等の加工プロ
セスの変更による寸法シフトの変化に対しても新たにア
パーチャー支持台を作り直す必要はない。
は、予め描画、現像時に生じる寸法シフトを補正したパ
ターンのアパーチャーをアパーチャー支持台上に形成し
ているので所望の寸法のレジストパターンが得られる。
また寸法補正量を変えた複数のアパーチャーを同一アパ
ーチャー支持台に形成すればレジスト膜厚等の加工プロ
セスの変更による寸法シフトの変化に対しても新たにア
パーチャー支持台を作り直す必要はない。
【００１１】
【実施例】実施例１ 図１は本発明の一実施例のアパーチャー支持台の平面
図、その製造工程を示すためのその部分断面図及び繰り
返し単位図形を示す図である。このアパーチャー支持台
は、設計開口寸法０．３ミクロンを有するメモリーＬＳ
Ｉに適用する。図１（ａ）はメモリーセル（２ビット
分）の繰り返し単位図形１０１を示すものである。図１
（ｂ）は図１（ａ）に示したパターンを実現するための
任意形状電子線用のアパーチャー支持台１０２を示して
いる。本実施例で用いた電子線描画装置の光学系の縮小
率が２５分の１であるためアパーチャー支持台上のアパ
ーチャー１０３の大きさは２５倍されたものになってい
ることに注意する必要がある。設計上０．３ミクロンの
パターンはアパーチャー支持台上では７．５ミクロンと
なるが、電子線レジストの描画、現像時の寸法シフトを
考慮して６．２５ミクロンの大きさで形成されている。
図、その製造工程を示すためのその部分断面図及び繰り
返し単位図形を示す図である。このアパーチャー支持台
は、設計開口寸法０．３ミクロンを有するメモリーＬＳ
Ｉに適用する。図１（ａ）はメモリーセル（２ビット
分）の繰り返し単位図形１０１を示すものである。図１
（ｂ）は図１（ａ）に示したパターンを実現するための
任意形状電子線用のアパーチャー支持台１０２を示して
いる。本実施例で用いた電子線描画装置の光学系の縮小
率が２５分の１であるためアパーチャー支持台上のアパ
ーチャー１０３の大きさは２５倍されたものになってい
ることに注意する必要がある。設計上０．３ミクロンの
パターンはアパーチャー支持台上では７．５ミクロンと
なるが、電子線レジストの描画、現像時の寸法シフトを
考慮して６．２５ミクロンの大きさで形成されている。
【００１２】このアパーチャー支持台は次のようにして
製造した。シリコン単結晶基板上に、ノボラック樹脂か
らなる下層レジスト、塗布ガラス（ＳＯＧ）からなる
り、エッチングの選択性を向上させるための中間層及び
電子線レジスト層によりなる構造、いわゆる三層レジス
ト構造を形成し、最上層の電子線レジスト層にパターン
描画し、現像後、エッチングにより下層レジストまでパ
ターンを形成し、このパターンをマスクとしてシリコン
単結晶基板を約２０ミクロンの深さまでエッチングす
る。次にシリコン基板の裏面を周辺部を除いてエッチン
グして、上記表面からエッチングされた部分にアパーチ
ャーを形成する。
製造した。シリコン単結晶基板上に、ノボラック樹脂か
らなる下層レジスト、塗布ガラス（ＳＯＧ）からなる
り、エッチングの選択性を向上させるための中間層及び
電子線レジスト層によりなる構造、いわゆる三層レジス
ト構造を形成し、最上層の電子線レジスト層にパターン
描画し、現像後、エッチングにより下層レジストまでパ
ターンを形成し、このパターンをマスクとしてシリコン
単結晶基板を約２０ミクロンの深さまでエッチングす
る。次にシリコン基板の裏面を周辺部を除いてエッチン
グして、上記表面からエッチングされた部分にアパーチ
ャーを形成する。
【００１３】図４に、このアパーチャー支持台を搭載す
る電子線描画装置の模式図を示す。電子銃４０１より放
出された電子線４０２は複数の電子レンズ４０３、４０
４により集束され偏向レンズ４０５、４０６により偏向
されて可動ステージ４０７上のウエハー４０８に照射さ
れる。この時電子線の形状は２つのアパーチャー支持台
４０９と４１０によって決定される。第２のアパーチャ
ー支持台４１０に本発明のアパーチャーを搭載し、電子
線成形レンズ４１１及び４１２により第２アパーチャー
支持台４１０上の任意のアパーチャーを選択して使用す
る。同時にアパーチャー支持台４１０の中心部に矩形の
アパーチャーを形成しておけば可変成形型電子線描画装
置としても使用することができる。
る電子線描画装置の模式図を示す。電子銃４０１より放
出された電子線４０２は複数の電子レンズ４０３、４０
４により集束され偏向レンズ４０５、４０６により偏向
されて可動ステージ４０７上のウエハー４０８に照射さ
れる。この時電子線の形状は２つのアパーチャー支持台
４０９と４１０によって決定される。第２のアパーチャ
ー支持台４１０に本発明のアパーチャーを搭載し、電子
線成形レンズ４１１及び４１２により第２アパーチャー
支持台４１０上の任意のアパーチャーを選択して使用す
る。同時にアパーチャー支持台４１０の中心部に矩形の
アパーチャーを形成しておけば可変成形型電子線描画装
置としても使用することができる。
【００１４】前記アパーチャー支持台をこの電子線描画
装置（加速電圧５０ｋＶ）の第２のアパーチャー支持台
４１０として搭載し、図１（ｃ）に示したように、膜厚
１ミクロンのノボラック樹脂系をベースとしたポジ型の
電子線レジスト１０４を塗布したシリコン基板１０５に
描画を行った。この時の電子線照射量は、８０μＣ／ｃ
ｍ2であった。その後、テトラメチルアンモニウムハイ
ドロオキサイド（ＴＭＡＨ）の２．３８％水溶液中で１
５０秒の現像を行って図１（ｃ）に断面図を示したレジ
スト形状を得た。この時の開口寸法は０．３ミクロン±
０．０３ミクロンであり、許容誤差内に制御することが
できた。
装置（加速電圧５０ｋＶ）の第２のアパーチャー支持台
４１０として搭載し、図１（ｃ）に示したように、膜厚
１ミクロンのノボラック樹脂系をベースとしたポジ型の
電子線レジスト１０４を塗布したシリコン基板１０５に
描画を行った。この時の電子線照射量は、８０μＣ／ｃ
ｍ2であった。その後、テトラメチルアンモニウムハイ
ドロオキサイド（ＴＭＡＨ）の２．３８％水溶液中で１
５０秒の現像を行って図１（ｃ）に断面図を示したレジ
スト形状を得た。この時の開口寸法は０．３ミクロン±
０．０３ミクロンであり、許容誤差内に制御することが
できた。
【００１５】実施例２ 図２は、本発明の異なる実施例のアパーチャー支持台の
部分平面図及びそれと対応するメモリーセルパターンを
示す図である。ここには設計寸法が０．２５ミクロンの
配線パターンを有するメモリーＬＳＩのメモリーセルパ
ターンが示されている。本実施例は、いわゆる三層レジ
スト構造の最上層の電子線レジスト層に描画を行った例
である。三層レジスト構造においては電子線レジスト層
の描画、現像時の寸法シフトのみならず電子線レジスト
層から中間層、中間層から下層レジストにパターンを転
写するときにも寸法が変化する問題がある。このため任
意形状の電子線を得るためのアパーチャー支持台に形成
するパターンはこれらを考慮してパターン幅を決定する
必要がある。
部分平面図及びそれと対応するメモリーセルパターンを
示す図である。ここには設計寸法が０．２５ミクロンの
配線パターンを有するメモリーＬＳＩのメモリーセルパ
ターンが示されている。本実施例は、いわゆる三層レジ
スト構造の最上層の電子線レジスト層に描画を行った例
である。三層レジスト構造においては電子線レジスト層
の描画、現像時の寸法シフトのみならず電子線レジスト
層から中間層、中間層から下層レジストにパターンを転
写するときにも寸法が変化する問題がある。このため任
意形状の電子線を得るためのアパーチャー支持台に形成
するパターンはこれらを考慮してパターン幅を決定する
必要がある。
【００１６】図２（ａ）は、このメモリーセルパターン
の繰り返し単位図形２０１を示したもので、最小寸法は
線幅、線間隔とも０．２５ミクロンである。図２（ｂ）
はアパーチャー支持台の部分平面図で、任意形状電子線
を得るためのアパーチャー群を示している。アパーチャ
ーは最大２５０ミクロン角の大きさが可能であり、本実
施例の電子線描画装置の光学系の縮小率は５０分の１で
あるため、これはウエハー上で電子ビームサイズ５ミク
ロン角となる。そのため、アパーチャー支持台には多数
の繰り返し単位図形を配置できるが、図面を簡略化する
ために、図２（ｂ）には一部の繰り返し単位図形のみを
示している。
の繰り返し単位図形２０１を示したもので、最小寸法は
線幅、線間隔とも０．２５ミクロンである。図２（ｂ）
はアパーチャー支持台の部分平面図で、任意形状電子線
を得るためのアパーチャー群を示している。アパーチャ
ーは最大２５０ミクロン角の大きさが可能であり、本実
施例の電子線描画装置の光学系の縮小率は５０分の１で
あるため、これはウエハー上で電子ビームサイズ５ミク
ロン角となる。そのため、アパーチャー支持台には多数
の繰り返し単位図形を配置できるが、図面を簡略化する
ために、図２（ｂ）には一部の繰り返し単位図形のみを
示している。
【００１７】上記のように本実施例の電子線描画装置の
光学系の縮小率は５０分の１であるため、ウエハー上の
０．２５ミクロンはアパーチャー支持台上では１２．５
ミクロンとなる。描画、現像時及び三層レジストでのエ
ッチング転写時の寸法シフトを考慮して本実施例におい
てはアパーチャー支持台上の寸法で１４．５ミクロン
（アパーチャー２０２）、１３．５ミクロン（アパーチ
ャー２０３）、１２．５ミクロン（アパーチャー２０
４）、１１．５ミクロン（アパーチャー２０５）、１
０．５ミクロン（アパーチャー２０６）の５種類のアパ
ーチャーと可変成形電子線を得るためのアパーチャー２
０７を同一アパーチャー支持台２０８の上に形成した。
アパーチャー支持台はシリコン単結晶であり、アパーチ
ャーは実施例１と同様にシリコン単結晶にエッチングに
より穴開けをすることにより形成した。
光学系の縮小率は５０分の１であるため、ウエハー上の
０．２５ミクロンはアパーチャー支持台上では１２．５
ミクロンとなる。描画、現像時及び三層レジストでのエ
ッチング転写時の寸法シフトを考慮して本実施例におい
てはアパーチャー支持台上の寸法で１４．５ミクロン
（アパーチャー２０２）、１３．５ミクロン（アパーチ
ャー２０３）、１２．５ミクロン（アパーチャー２０
４）、１１．５ミクロン（アパーチャー２０５）、１
０．５ミクロン（アパーチャー２０６）の５種類のアパ
ーチャーと可変成形電子線を得るためのアパーチャー２
０７を同一アパーチャー支持台２０８の上に形成した。
アパーチャー支持台はシリコン単結晶であり、アパーチ
ャーは実施例１と同様にシリコン単結晶にエッチングに
より穴開けをすることにより形成した。
【００１８】本アパーチャー支持台を搭載した電子線描
画装置を用いて描画、現像し、ウエハー上の三層レジス
トの下層レジストまでエッチング転写した後のパターン
寸法を図３に示す。同図の横軸はアパーチャー支持台上
のパターン寸法、縦軸は転写後のレジスト寸法を示す。
三層レジスト構造の下層レジストの厚さをパラメーター
として図中には示してある。下層レジストのエッチング
転写時のサイドエッチングによって下層レジスト膜厚が
厚い場合には寸法シフトがやや大きくなる。本実施例で
は複数のパターン幅のアパーチャーを有しているので加
工プロセスの小変更があった場合においても再度アパー
チャー支持台を作製し直す必要がなく、迅速に高精度の
レジストパターンを得ることができる。
画装置を用いて描画、現像し、ウエハー上の三層レジス
トの下層レジストまでエッチング転写した後のパターン
寸法を図３に示す。同図の横軸はアパーチャー支持台上
のパターン寸法、縦軸は転写後のレジスト寸法を示す。
三層レジスト構造の下層レジストの厚さをパラメーター
として図中には示してある。下層レジストのエッチング
転写時のサイドエッチングによって下層レジスト膜厚が
厚い場合には寸法シフトがやや大きくなる。本実施例で
は複数のパターン幅のアパーチャーを有しているので加
工プロセスの小変更があった場合においても再度アパー
チャー支持台を作製し直す必要がなく、迅速に高精度の
レジストパターンを得ることができる。
【００１９】実施例３ 図１（ｂ）に示したアパーチャー支持台を用いて６４メ
ガビットのランダムアクセスメモリ（ＤＲＡＭ）ＬＳＩ
のコンタクトホール形成を行った例を示す。微細な穴形
状を加工する工程以外は波長３６５ｎｍの光を用いた縮
小投影露光法を用いてパターニングを行った。図５
（ａ）は半導体装置の１ビット分のメモリー素子を示す
断面図である。シリコン基板５０１上にポリシリコンゲ
ート５０２、その上に絶縁膜５０３、その上に電子線レ
ジスト５０４が形成されている。絶縁膜５０３にコンタ
クトホールを形成するための電子線レジスト５０４のパ
ターンニング工程で、図１（ｂ）に示したアパーチャー
支持台を用い、コンタクトホールパターン５０５に電子
線を照射し、現像して図５（ａ）に示した形状とした。
ガビットのランダムアクセスメモリ（ＤＲＡＭ）ＬＳＩ
のコンタクトホール形成を行った例を示す。微細な穴形
状を加工する工程以外は波長３６５ｎｍの光を用いた縮
小投影露光法を用いてパターニングを行った。図５
（ａ）は半導体装置の１ビット分のメモリー素子を示す
断面図である。シリコン基板５０１上にポリシリコンゲ
ート５０２、その上に絶縁膜５０３、その上に電子線レ
ジスト５０４が形成されている。絶縁膜５０３にコンタ
クトホールを形成するための電子線レジスト５０４のパ
ターンニング工程で、図１（ｂ）に示したアパーチャー
支持台を用い、コンタクトホールパターン５０５に電子
線を照射し、現像して図５（ａ）に示した形状とした。
【００２０】図５（ｂ）は６４メガビットＬＳＩを有す
る半導体装置の１チップ全体を示す平面図である。チッ
プ５０６のメモリーマット部５０７に、図５（ａ）に示
したメモリー素子のパターンが規則正しく配列されてい
る。残りの領域である周辺回路部５０８は可変成形電子
線を用いて描画を行った。
る半導体装置の１チップ全体を示す平面図である。チッ
プ５０６のメモリーマット部５０７に、図５（ａ）に示
したメモリー素子のパターンが規則正しく配列されてい
る。残りの領域である周辺回路部５０８は可変成形電子
線を用いて描画を行った。
【００２１】この後メモリーキャパシターの形成、配線
工程を経て半導体装置が完成するが、コンタクトホール
の場合と同様、微細穴形状の加工には本発明のアパーチ
ャー支持台を用いた電子線描画により、その他の工程に
は縮小投影露光法を用いて形成した。
工程を経て半導体装置が完成するが、コンタクトホール
の場合と同様、微細穴形状の加工には本発明のアパーチ
ャー支持台を用いた電子線描画により、その他の工程に
は縮小投影露光法を用いて形成した。
【００２２】
【発明の効果】本発明の電子線描画方法を用いることに
より、電子線レジストの描画、現像過程で生じるパター
ンの寸法シフトを補正することができるため、高精度の
パターニングが可能となった。
より、電子線レジストの描画、現像過程で生じるパター
ンの寸法シフトを補正することができるため、高精度の
パターニングが可能となった。
【００２３】また、アパーチャー支持台にそれぞれ異な
る補正値を加えた複数の同一形状のアパーチャーを設け
た場合は、加工プロセスの変更の必要が生じた場合にお
いても任意形状電子線を成形するためのアパーチャー支
持台を作製し直す必要がなく、迅速に高精度のレジスト
パターンを得ることができた。
る補正値を加えた複数の同一形状のアパーチャーを設け
た場合は、加工プロセスの変更の必要が生じた場合にお
いても任意形状電子線を成形するためのアパーチャー支
持台を作製し直す必要がなく、迅速に高精度のレジスト
パターンを得ることができた。
【図１】繰り返し単位図形を示す図並びに本発明の一実
施例のアパーチャー支持台の平面図及びその製造工程を
示すためのアパーチャー支持台の部分断面図である。
施例のアパーチャー支持台の平面図及びその製造工程を
示すためのアパーチャー支持台の部分断面図である。
【図２】メモリーセルパターンを示す図及び本発明の他
の実施例のアパーチャー支持台の部分平面図である。
の実施例のアパーチャー支持台の部分平面図である。
【図３】三層レジストにパターン転写後のレジスト寸法
を示す図である。
を示す図である。
【図４】本発明の一実施例の電子線描画装置の模式図で
ある。
ある。
【図５】本発明を説明するためのメモリー素子の断面図
と半導体装置の１チップ全体を示す平面図である。
と半導体装置の１チップ全体を示す平面図である。
１０１、２０１ 繰り返し単位図形 １０２、２０８、４０９、４１０ アパーチャー支持台 １０３、２０２、２０３、２０４、２０５、２０６、２
０７ アパーチャー １０４、５０４ 電子線レジスト １０５ シリコン基板 ４０１ 電子銃 ４０２ 電子線 ４０３、４０４ 電子レンズ ４０５、４０６ 偏向レンズ ４０７ 可動ステージ ４０８ ウエハー ５０１ シリコン基板 ５０２ ポリシリコンゲート ５０３ 絶縁膜 ５０５ コンタクトホールパターン ５０６ チップ ５０７ メモリーマット部 ５０８ 周辺回路部
０７ アパーチャー １０４、５０４ 電子線レジスト １０５ シリコン基板 ４０１ 電子銃 ４０２ 電子線 ４０３、４０４ 電子レンズ ４０５、４０６ 偏向レンズ ４０７ 可動ステージ ４０８ ウエハー ５０１ シリコン基板 ５０２ ポリシリコンゲート ５０３ 絶縁膜 ５０５ コンタクトホールパターン ５０６ チップ ５０７ メモリーマット部 ５０８ 周辺回路部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/027 G03F 7/20
Claims (3)
- 【請求項１】電子線を照射して基板主面にパターンを形
成する電子線描画方法であって、電子線照射に用いられ
る電子線描画装置は、第１のパターンを描画するために
上記第１のパターンに第１の補正幅を加えた形状に電子
線を成型するための第１のアパーチャーと、上記第１の
パターンに上記第１の補正幅と異なる第２の補正幅を加
えた形状に電子線を成型するための第２のアパーチャー
とを有するアパーチャー支持台を備え、加工プロセスの
変更に応じて上記それぞれのアパーチャーを選択し、電
子線を照射して上記基板主面にパターンを形成すること
を特徴とする電子線描画方法。 - 【請求項２】上記第１及び第２の補正幅は、上記アパー
チャーにより成型された電子線が縮小されて描画すべき
パターンの大きさに換算して０．０２ミクロンから０．
２ミクロンの範囲の値であることを特徴とする請求項１
に記載の電子線描画方法。 - 【請求項３】上記アパーチャー支持台には可変成形可能
な矩形のアパーチャーを有し、その可変成形可能な矩形
のアパーチャーを用いて電子線を照射して基板主面にパ
ターンを形成することを特徴とする請求項１に記載の電
子線描画方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03217227A JP3090283B2 (ja) | 1991-08-28 | 1991-08-28 | 電子線描画方法 |
| US07/858,868 US5250812A (en) | 1991-03-29 | 1992-03-27 | Electron beam lithography using an aperture having an array of repeated unit patterns |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03217227A JP3090283B2 (ja) | 1991-08-28 | 1991-08-28 | 電子線描画方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555121A JPH0555121A (ja) | 1993-03-05 |
| JP3090283B2 true JP3090283B2 (ja) | 2000-09-18 |
Family
ID=16700841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03217227A Expired - Lifetime JP3090283B2 (ja) | 1991-03-29 | 1991-08-28 | 電子線描画方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3090283B2 (ja) |
-
1991
- 1991-08-28 JP JP03217227A patent/JP3090283B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0555121A (ja) | 1993-03-05 |
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