JPH0554000A

JPH0554000A - Ｃｐｕ間割込み制御装置

Info

Publication number: JPH0554000A
Application number: JP3217789A
Authority: JP
Inventors: Hirobumi Nishigaki; 寛文西垣; Takahiko Tanji; 能彦丹治
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1991-08-29
Filing date: 1991-08-29
Publication date: 1993-03-05

Abstract

(57)【要約】【目的】ＣＰＵ間割込みの処理時間を短縮でき、割込
み処理を簡略化できる、複数ＣＰＵ間の複数レベルでの
割込みが可能なＣＰＵ間割込み制御装置を提供する。【構成】割込みをかけるＣＰＵ別及び割込みを受ける
ＣＰＵ側の各割込みレベル別に分けられた割込みフラグ
を個別に持つ割込み格納部３４より構成された割込みレ
ジスタ３３を、割込みをかけるＣＰＵと前記割込みレベ
ルとの組合わせに対応する数だけ備え、前記割込み格納
部３４の内容を前記割込みレベル毎に一括して読出すこ
とができる割込み要因レジスタ３５を、各レベルに対応
しかつその対応数だけ備え、前記割込みレジスタ３３の
割込み格納部３４の情報をもとにＣＰＵに対して割込み
の要求をレベル別に要求する割込み要求部３６を備えて
いる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はレーザ加工機用数値制御
装置などに利用されるもので、機器内で複数のＣＰＵを
使用し、各ＣＰＵ間の情報のやり取りの実行に割込みを
使用する構成における複数ＣＰＵ間の割込み制御装置に
関するものである。

【０００２】

【従来の技術】近年マイクロコンピュータを使用した機
器においては、機器内の情報量の増加と処理の高速性が
要望されるようになり、複数のＣＰＵを使用して各ＣＰ
Ｕに個別に特徴をもった機能を任せ、各ＣＰＵ間で情報
のやり取りを行なわせて全体のシステムを構成する分散
型システムが増えてきている。

【０００３】このような分散型システムのマイクロコン
ピュータを用いた機器において、各ＣＰＵ間の情報のや
りとりを大量かつ高速に行うためのシステムとして、図
１に示すものが知られている。

【０００４】図１に示す従来例は、各ＣＰＵ５に対し設
けられた割込み制御装置が、割込みを発生させるための
割込み発生部９と、他のＣＰＵ５から発生された割込み
を受信するための割込み受信部１０とを備えている。こ
の割込み受信部１０は、図２に示すように、相手方のす
べてのＣＰＵ５の割込み発生に対応できるよう多数の割
込みフラグ１６で構成される割込み受信レジスタ１５
と、自らのＣＰＵ５に割込み要求を発生する割込み要求
部１７とから構成されている。又前記割込み発生部９
は、相手方のすべてのＣＰＵ５の割込み受信に対応でき
るよう多数の各ＣＰＵ別の割込み発生部を有し、図２に
示すように、各ＣＰＵ別の割込み発生部とこれに対応す
る各割込みフラグ１６とが１対１対応で、割込み要求線
１３で接続されている。

【０００５】しかしこの従来例によれば、ＣＰＵ５間の
割込み通信を行なうＣＰＵ５の数が増えてくると、割込
み要求線１３の数が幾何級数的に増大する。

【０００６】すなわちＣＰＵ５の数をＭとすると、割込
み要求線１３の数Ｗは式（１）のように示される。

【０００７】Ｗ＝Ｍ×（Ｍ１）・・・・・・（１）図３の（ａ）にはＣＰＵ５の数が４個の場合を示してい
るが、この場合には割込み要求線１３の数は１２本とな
る。又図３の（ｂ）にはＣＰＵ５の数が５個の場合を示
しているが、この場合には割込み要求線１３の数は２０
本となる。

【０００８】上記の場合は割込みレベルを考慮しない場
合であったが、実際には割込みレベルを考慮しなければ
ならない場合の方が多く、Ｎ段階の割込みレベルが存在
する場合には、割込み要求線１３の数Ｗは式（２）のよ
うに示される。

【０００９】Ｗ＝Ｎ×Ｍ×（Ｍ１）・・・・・・（２）従って、例えばＣＰＵ５の数が４個、割込みレベルが７
段階である場合には、割込み要求線１３の数が、８４本
にもなってしまう。このように上記従来例は、ＣＰＵ５
の数が増大すると割込み要求線１３の数が極端に増大
し、特に、ＣＰＵ５の増大に加え、割込みレベル数が大
きくなると、これに対応することが事実上不可能になる
という問題を有している。

【００１０】このような問題点を解消した従来例とし
て、図４、図５に示す従来例がある。

【００１１】この従来例は、割込む側のＣＰＵが割込み
先のＣＰＵのローカルバスの占有権を獲得し、割込み情
報を格納することでＣＰＵ間の割込みを行なうものであ
る。

【００１２】図４に示すように各ＣＰＵ２１に対応し
て、バス制御部１８、バッファ１９、メモリ２２、割込
み制御部２３、Ｉ／Ｏ２４、ＣＰＵ間割込み制御装置２
５が設けられている。前記ＣＰＵ間割込み制御装置２５
は、図５に示すように、ＣＰＵ毎に個別の割込みフラグ
の構成をとる割込み格納部３０をもつ割込みレジスタ２
９と、割込み要求部３１とから構成される。割込みレジ
スタ２９の内部構造は表１に示すようになっている。表
２は割込みレジスタ２９内の割込みフラングの状態遷移
表である。図６は割込みレジスタ２９と割込み要求部３
１の回路構成の１例を示したものである。

【００１３】

【表１】

【００１４】

【表２】

【００１５】又図４、図５に示すように、各ＣＰＵ２１
のローカル上にある前記割込みレジスタ２９に個別にア
クセスすることを管理する管理情報を格納する共通メモ
リ２０を備えている。この共通メモリ２０は割込みレジ
スタ用アクセス制御格納部３２を有している。このアク
セス制御格納部３２は、表３に示すように、各割込みレ
ジスタ２９に対応するセマフォフラグを備えている。

【００１６】

【表３】

【００１７】次に上記従来例のＣＰＵ間の割込み動作を
説明する。各ＣＰＵ２１に付設されたＣＰＵ間割込み制
御装置２５の割込みレジスタ２９は、他のＣＰＵ２１の
すべてに対応した割込みフラグを持っているため、各Ｃ
ＰＵ２１からのアクセスが混在するおそれがある。この
ため、他のＣＰＵ２１による割込み発生処理、自らのＣ
ＰＵ２１による割込み受信処理における割込みレジスタ
２９への読出し、書込みの一連のアクセスを保証する必
要があり、この保証のために、共通メモリ２０上のアク
セス制御格納部３２は、各ＣＰＵ２１の割込みレジスタ
２９のアクセス権を個別に管理するために割込みレジス
タ２９の数だけセマフォフラグを持つように構成され、
これによりアクセス権の制御を行なっている。

【００１８】図７は上記アクセス権の制御を示すフロー
チャートである。割込みを要求するＣＰＵは、共通メモ
リ２０上の割込みレジスタ用アクセス制御格納部３２に
アクセスし、相手方のＣＰＵの割込みレジスタ２９に対
応するセマフォフラグが“０”であるか否かを判定し、
これが“１”のときは他のＣＰＵがアクセス権を獲得し
ているので、他のＣＰＵのアクセス権の解放を待つ（ス
テップ＃１）。これが“０”のときは前記対応するセマ
フォフラグに“１”を書込んでアクセス権を獲得し、こ
れを他のＣＰＵに知らせる（ステップ＃２）。そして対
応する割込みレジスタ２９への一連の処理を行い（ステ
ップ＃３）、その後直ちに前記セマフォフラグを“０”
にし、アクセス権を解放する（ステップ＃４）。

【００１９】図８は、ｉ番目のＣＰＵ（ＣＰＵ−ｉ）か
らｊ番目のＣＰＵ（ＣＰＵ−ｊ）への割込みを行なう際
のフローチャートを示している。割込みを要求するＣＰ
Ｕ−ｉは、先ず相手側のＣＰＵ−ｊの割込みレジスタ２
９に対応するセマフォフラグに対し、アクセス権制御の
フローに従ってアクセス権を獲得する（ステップ＃１
１、＃１２）。次いでＣＰＵ−ｉがＣＰＵ−ｊのローカ
ルエリアにある割込みレジスタ２９にアクセスし、その
内容を読出し、次いで自らのＣＰＵ−ｉ用の割込みフラ
グのみを“１”に変更する（ステップ＃１３、＃１
４）。その情報をもとに割込み要求部３１がＣＰＵ−ｊ
に対して割込み制御部２３を介して割込み要求を行なう
（図５参照、ステップ＃１６）。同時にＣＰＵ−ｉは前
記セマフォフラグを“０”にし、前記割込みレジスタ２
９へのアクセス権の解放を行う（ステップ＃１５）。

【００２０】割込みを要求された側のＣＰＵ−ｊは、割
込み要求を認識し、現行処理の中断処理を行い（ステッ
プ＃１７、＃１８）、次いで共通メモリ２０内にあるＣ
ＰＵ−ｊの割込みレジスタ用のセマフォフラグに対して
アクセス権制御のフロー（図７参照）に従ってアクセス
権を獲得する（ステップ＃１９、＃２０）。そして前記
割込みレジスタ２９を読出すことにより、割込みを要求
してきたＣＰＵ−ｉを認識する（ステップ＃２１、＃２
２）。さらに割込みを要求してきたＣＰＵ−ｉに対応す
る割込みフラグのみを“０”に変更して割込み要因を初
期化する（ステップ＃２３、＃２４）。最後にＣＰＵ−
ｊの割込みレジスタ用セマフォフラグを“０”として、
割込みレジスタのアクセス権の解放を行い、その割込み
に対応した処理を実行した後、割込み処理からの復帰処
理を行なう（ステップ＃２５、＃２６、＃２７）。

【００２１】なお、図７、図８において、ａで示す処理
は分断を禁止するアクセスであり、これをハードウェア
的に保証する必要がある。このための１方法として、Ｔ
ＡＳ（テストアンドセット）命令を持つことにより分断
禁止を保証する方法がある。

【００２２】又ｂで示す処理は、図７のアクセス権制御
フローを示している。

【００２３】

【発明が解決しようとする課題】図５に示す従来例は、
上記のように他のＣＰＵによる割込み発生処理、自らの
ＣＰＵによる割込み受信処理に関する一連のアクセスを
保証するために、共通メモリ上にアクセス制御格納部を
設け、このアクセス制御格納部を各ＣＰＵのローカルの
割込みレジスタに個別に対応したセマフォフラグで構成
し、前記アクセス権制御フローを行なう必要があった。
そしてこのアクセス権制御フローは、複雑であると共に
処理時間が長くなるという問題があった。

【００２４】又ＣＰＵの数をＭ個とし、割込みレベルを
Ｎ段階とすると、前記セマフォフラグの数は（Ｍ×Ｎ）
個となり、その数は極端に増大して、アクセス権の管理
が複雑になってしまうという問題もあった。

【００２５】なお、図５に示す割込みレジスタ用アクセ
ス制御格納部３２を省略し、図８にｂで示すアクセス権
制御フローを省略すると、次のような不都合が生じる。

【００２６】図９は、このような場合においてＣＰＵ−
２が割込み要求を発生させたときの、受信側ＣＰＵに付
設されたＣＰＵ間割込み制御装置における割込みレジス
タ内の割込みフラグの遷移を表わしている。図９に示す
場合は、Ｐ、Ｑで示す期間、他のＣＰＵによるアクセス
の禁止が保証されてＣＰＵ−２のみの割込み要求が発生
した場合であるので、正常な処理が行なわれている。し
かし前記Ｐ、Ｑをハードウェア的に保証することは困難
であり、これが保証されない場合は複数のＣＰＵの割込
み要求が混在して、図１０及び図１１に示すように正常
な処理が行なわれない事態を招く。

【００２７】図１０は、ＣＰＵ−２とＣＰＵ−Ｍとが同
一の割込みレジスタに対して割込みを要求した場合を示
す。この場合図９に示すＰの禁止期間が保証されず、Ｃ
ＰＵ−２及び、これに続いてＣＰＵ−Ｍが割込みレジス
タを読出し、その後にＣＰＵ−２がＣＰＵ−２用フラグ
に“１”を書き込んだ後に、ＣＰＵ−ＭがＣＰＵ−２用
フラグを“０”とし、ＣＰＵ−Ｍ用フラグに“１”を書
き込むことになり、ＣＰＵ−２の割込み要求が消滅して
しまうという不都合が生ずる。

【００２８】図１１は、受信ＣＰＵがＣＰＵ−２からの
割込みを認識している間にＣＰＵ−Ｍから割込み要求が
発生した場合を示す。この場合は図９に示すＱの禁止期
間が保証されず、受信ＣＰＵ及び、これに続いてＣＰＵ
−Ｍが割込みレジスタを読出し、その後に受信ＣＰＵが
ＣＰＵ−２用フラグを“０”に変更して割込み要因を初
期化するが、次いでＣＰＵ−ＭがＣＰＵ−２用フラグ及
びＣＰＵ−Ｍ用フラグに“１”を書き込む結果、ＣＰＵ
−２用フラグが“１”に復帰し、二重に割込みが発生す
るという不都合が生ずる。

【００２９】本発明は上記従来例の問題点を解消すると
共に、複数の割込みレベルまで対応が可能となるＣＰＵ
間割込み制御装置を提供することを目的とする。

【００３０】

【課題を解決するための手段】本発明は上記目的を達成
するため、機器内で複数のＣＰＵを有し、割込みをかけ
るＣＰＵが割込みを受けるＣＰＵのローカルバスのバス
占有権を獲得して割込みを行うシステムにおける各ＣＰ
Ｕに付設されたＣＰＵ間割込み制御装置において、割込
みをかけるＣＰＵ別及び割込みを受けるＣＰＵ側の割込
みレベル別に分けられた割込みフラグを個別に持つ割込
み格納部より構成された割込みレジスタを、割込みをか
けるＣＰＵと前記割込みレベルとの組合せに対応する数
だけ備え、前記割込み格納部の内容を前記割込みレベル
毎に一括して読出すことができる割込み要因レジスタ
を、各レベルに対応しかつその対応数だけ備え、前記割
込みレジスタの割込み格納部の情報をもとにＣＰＵに対
して割込みの要求をレベル別に要求する割込み要求部を
備え、前記複数の割込みレジスタ及び前記複数の割込み
要因レジスタの中から１つを選択してアクセス可能な状
態とするアドレスデコーダを備え、前記割込み格納部に
対して１つのＣＰＵで１つの割込みレベルに単独にアク
セスするように構成したことを特徴とする。

【００３１】

【作用】本発明によれば、割込みをかけるＣＰＵ（送信
ＣＰＵ）別、及び割込みを受けるＣＰＵ（受信ＣＰＵ）
側の割込みレベル別に分けられた１つの割込みレジスタ
内には１つの割込みフラグしかないため、割込みレジス
タに対する競合は、１つの送信ＣＰＵと１つの受信ＣＰ
Ｕからのものだけとなり、割込みレジスタに対するアク
セス制御そのものが不要となる。このため、図５に示す
従来例におけるような、共通メモリ上にアクセス制御格
納部を配置しなければならないということが不要とな
り、割込みレジスタへのアクセス方法が非常に容易にな
る。

【００３２】又前記割込みレベル毎の割込み要因レジス
タは、前記割込みレジスタがＣＰＵ毎でかつ割込みレベ
ル毎の配置になっているため、受信ＣＰＵの割込み要因
を容易に認識することができる。

【００３３】このように本発明によれば、割込みに関す
る管理を容易にでき、かつ複数の割込みレベルに対応し
たＣＰＵ間割込み制御装置を実現することができる。

【００３４】

【実施例】図４及び図１２〜図１７に基き本発明の実施
例を説明する。

【００３５】本実施例も上記従来例と同様、割込みをか
けるＣＰＵ（送信ＣＰＵ）が割込み先のＣＰＵ（受信Ｃ
ＰＵ）のローカルバスのバス占有権を獲得し割込み情報
を格納することでＣＰＵ間の割込みを行うように構成さ
れている。その基本的システムは図４に示されている
が、上記従来例では共通メモリ２０上にセマフォフラグ
で構成されたアクセス制御格納部を設け、図８にｂで示
すアクセス権制御フローを有しているのに対し、本実施
例ではそれらを設けていない点に特徴を有している。

【００３６】図４に示すシステムの基本的構成は、上記
従来例について説明したものと同様であるので、その説
明を省略する。

【００３７】ＣＰＵ間割込み制御装置２５は、図１２に
示すように、複数の割込みレジスタ３３、複数の割込み
要因レジスタ３５、割込み要求部３６及びアドレスデコ
ーダ３７を備えている。

【００３８】割込みレジスタ３３は、１つの送信ＣＰＵ
でかつ１つの割込みレベルに対応するフラグを１つもつ
割込み格納部３４しか備えておらず、データバスに接続
されている。そして、ＣＰＵ間割込み制御装置２５は、
図１２及び表４に示すように、ＣＰＵ−１用割込みレベ
ル１レジスタ、ＣＰＵ−１用割込みレベル２レジスタ・
・・・・・、ＣＰＵ−Ｍ用割込みレベル（Ｎ−１）レジ
スタ、ＣＰＵ−Ｍ用割込みレベルＮレジスタからなる割
込みレジスタ群、すなわち（Ｍ×Ｎ）個の割込みレジス
タ３３からなる割込みレジスタ群を備えている。

【００３９】割込み要因レジスタ３５は、各発信ＣＰＵ
に対応する要因フラグを持ち、前記割込み格納部３４の
内容を受信ＣＰＵ側の割込みレベル毎に一括して読出す
機能を備えている。そして、ＣＰＵ間割込み制御装置２
５は、図１２及び表４に示すように、割込みレベル１用
割込み要因レジスタ、割込みレベル２用割込み要因レジ
スタ、・・・・・・、割込みレベルＮ用割込み要因レジ
スタからなる割込み要因レジスタ群、すなわち割込みレ
ベル毎に対応するように設けられた割込み要因レジスタ
群を備えている。

【００４０】

【表４】

【００４１】割込み要求部３６は、前記割込み格納部３
４の情報をもとに、当該ＣＰＵ２１に対し割込みの要求
を、レベル別に要求する機能を有している。

【００４２】アドレスデコーダ３７は、前記複数の割込
みレジスタ３３及び前記複数の割込み要因レジスタ３５
の内から１つを選択してアクセス可能の状態とする機能
を有している。

【００４３】表５は前記割込み格納部３４内の割込みフ
ラグの状態遷移を示している。この表に示すように、ア
クセス後のフラグ情報は、書込みフラグ情報と同一とな
る。

【００４４】

【表５】

【００４５】図１３は送信ＣＰＵから割込みレジスタ３
３にアクセスするためのフローチャートを示す。図１４
は受信ＣＰＵが割込み要因レジスタ３５及び割込みレジ
スタ３３にアクセスするためのフローチャートを示す。
これらの処理フローの説明は後に図１７に基いて具体的
に行なう。

【００４６】図１５、図１６は本実施例の構成をより具
体的に示したものである。各割込みレジスタ３３及び割
込み要因レジスタ３５は、割込みレベル１対応レジスタ
群Ｒ₁、割込みレベル２対応レジスタ群Ｒ₂・・・・・
・、割込みレベルＮ対応レジスタ群Ｒ_Nに分けられて配
設されている。又各割込み要因レジスタ３５は、各割込
み格納部３４の内容を受信ＣＰＵの割込みレベル毎に一
括して読出しうるように構成されている、割込み要求部
３６は、割込み格納部３４の情報をもとに割込み要求レ
ベル別に割込み要求を発生する。すなわち割込み要求部
３６は、割込み要求信号レベル１、割込み要求信号レベ
ル２、・・・・・・、割込み要求信号レベルＮのいずれ
かを割込み制御部２３（図４）に送信する。アドレスデ
コーダ３７は、接続されたアドレスバスからのアドレス
信号に基き、各割込みレジスタ３３及び各割込み要因レ
ジスタ３５からその１つを選択する。

【００４７】次に図１７に基き、ＣＰＵ−ｉからＣＰＵ
−ｊの割込みレベルｋへの割込み動作を説明する。

【００４８】先ずＣＰＵ−ｉは、受信ＣＰＵであるＣＰ
Ｕ−ｊのローカルバスのバス占有権を、バス制御部１８
（図４）を介して獲得する。次いでＣＰＵ−ｉはＣＰＵ
−ｊに付設されたＣＰＵ間割込み制御装置２５のＣＰＵ
−ｉ、割込みレベルｋ用割込みレジスタ３３にアクセス
し、その割込みフラグに“１”を書込む（ステップ＃３
１）。

【００４９】この割込みフラグは、“１”の情報を割込
み要求部３６に伝達し、割込み要求部３６がＣＰＵ−ｊ
に割込みレベルｋの割込み処理を要求する（ステップ＃
３２）。

【００５０】ＣＰＵ−ｊは、割込みレベルｋの割込み要
求を認識し（ステップ＃３３）、現行処理を中断する
（ステップ＃３４）。

【００５１】次いでＣＰＵ−ｊは、割込みレベルｋ用の
割込み要因レジスタ３５を読出し（ステップ＃３５）、
ＣＰＵ−ｉ用要因フラグが“１”であることを認識し、
ＣＰＵ−ｉからの割込みと認識する（ステップ＃３
６）。

【００５２】そしてＣＰＵ−ｊは、ＣＰＵ−ｉ、割込み
レベルｋ用割込みレジスタ３３の割込みフラグに“０”
を格納する（ステップ＃３７）。これにより、ＣＰＵ−
ｉ、割込みレベルｋ用割込みレジスタ３３の割込みフラ
グは初期化される（ステップ＃３８）。その後、ＣＰＵ
−ｊは、ＣＰＵ−ｉからの割込みレベルｋの割込み処理
を実行し、次いで割込み処理からの復帰処理を実行する
（ステップ＃３９、＃４０）。

【００５３】上記に本実施例のＣＰＵ間割込み制御装置
についての基本的構成、作用を説明したが、更に図１７
にＩ、IIで示す処理フローを実行することにより、割込
みに付随した多数の情報を受渡す処理を円滑に行なうこ
とができる。すなわち、共通メモリ２０（図４）上に割
込みＣＰＵ別に情報格納部を設け、各割込みレジスタ３
３内の割込み格納部３４の割込みフラグを利用して情報
の格納、情報の読出し処理を実行することができる。図
１７のＩで示す処理フローは、ＣＰＵ−ｉがＣＰＵ−ｊ
に付設したＣＰＵ間割込み制御装置２５のＣＰＵ−ｉ、
レベルｋ用の割込みレジスタ３３にアクセスし、その割
込みフラグが“０”のとき、その情報を共通メモリ２０
上に格納する処理（ステップ＃４１、＃４２）を示し、
図１７のIIで示す処理フローは、Ｉで示す処理で書込ま
れた情報を共通メモリ２０から読出す処理（ステップ＃
４３）であるが、これらにおいて共通メモリ２０上の情
報格納部に対するアクセス権は、前記割込みフラグによ
り保証される。このように、上記ＣＰＵ間割込み制御装
置は割込みによるＣＰＵ間の情報の受渡しの展開性に富
んでいる。

【００５４】

【発明の効果】本発明によれば、従来例には必要であっ
た共通メモリ上のアクセス制御格納部、及びこのアクセ
ス制御格納部を使用したアクセス権制御フローが不要と
なるので、ＣＰＵ間割込みの処理時間を短縮することが
できる。

【００５５】又本発明によれば、割込みレジスタに対す
るアクセス権制御そのものが不要となり、前記割込みレ
ジスタへのアクセス方法が非常に容易になるにもかかわ
らず、複数ＣＰＵ間の複数レベルでの割込みを可能とす
ることができるＣＰＵ間割込み制御装置を提供すること
ができる。

【図面の簡単な説明】

【図１】第１の従来例を示す構成図。

【図２】第１の従来例のＣＰＵ間割込み制御装置を示す
構成図。

【図３】第１の従来例の問題点を示す説明図。

【図４】本発明及び第２の従来例で使用されるシステム
を示す構成図。

【図５】第２の従来例におけるＣＰＵ間割込み制御装置
とアクセス制御格納部とを示す構成図。

【図６】第２の従来例における割込みレジスタと割込み
要求部とを示す回路構成図。

【図７】第２の従来例におけるアクセス権制御の動作を
示すフローチャート。

【図８】第２の従来例におけるＣＰＵ間割込み制御装置
の動作を示すフローチャート。

【図９】第２の従来例における割込みレジスタ内の割込
み格納部におけるフラグ遷移を示す説明図。

【図１０】第２の従来例においてアクセス権の制御フロ
ーが無い場合に生ずる問題点を示す説明図。

【図１１】第２の従来例においてアクセス権の制御フロ
ーが無い場合に生ずる問題点を示す説明図。

【図１２】本発明の実施例におけるＣＰＵ間割込み制御
装置の内部構成図。

【図１３】本発明の実施例における送信ＣＰＵから割込
みレジスタをアクセスする際の動作を説明するフローチ
ャート。

【図１４】本発明の実施例における受信ＣＰＵから割込
み要因レジスタ及び割込みレジスタをアクセスする際の
動作を説明するフローチャート。

【図１５】本発明の実施例におけるＣＰＵ間割込み制御
装置を示す構成図。

【図１６】本発明の実施例における割込みレジスタ、割
込み要因レジスタ及び割込み要求部を示す回路構成図。

【図１７】本発明の実施例におけるＣＰＵ間割込み制御
装置の動作を説明するフローチャート。

【符号の説明】

２１ＣＰＵ３３割込みレジスタ３４割込み格納部３５割込み要因レジスタ３６割込み要求部３７アドレスデコーダ

Claims

【特許請求の範囲】

【請求項１】機器内で複数のＣＰＵを有し、割込みを
かけるＣＰＵが割込みを受けるＣＰＵのローカルバスの
バス占有権を獲得して割込みを行うシステムにおける各
ＣＰＵに付設されたＣＰＵ間割込み制御装置において、割込みをかけるＣＰＵ別及び割込みを受けるＣＰＵ側の
割込みレベル別に分けられた割込みフラグを個別に持つ
割込み格納部より構成された割込みレジスタを、割込み
をかけるＣＰＵと前記割込みレベルとの組合せに対応す
る数だけ備え、前記割込み格納部の内容を前記割込みレベル毎に一括し
て読出すことができる割込み要因レジスタを、各レベル
に対応しかつその対応数だけ備え、前記割込みレジスタの割込み格納部の情報をもとにＣＰ
Ｕに対して割込みの要求をレベル別に要求する割込み要
求部を備え、前記複数の割込みレジスタ及び前記複数の割込み要因レ
ジスタの中から１つを選択してアクセス可能な状態とす
るアドレスデコーダを備え、前記割込み格納部に対して１つのＣＰＵで１つの割込み
レベルに単独にアクセスするように構成したことを特徴
とするＣＰＵ間割込み制御装置。