JPH05500147A - イメージセンサの出力を標本化するためのディジタル相関二重標本化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 イメージセンサの　１４（ｒりな吟の ｒ工区２匹相瀾二！標本北珂賂 技街的公野 この発明は画像検出素子、特に電荷転送素子により発生された相関信号の二重標 本化のための信号処理回路に関係している。

背景技班 相関二重標本化として知られた信号処理技法は電荷結合素子（ＣＣＤ）イメージ センサからの出力信号を処理して低雑音性能を得るようにするために普通使用さ れる。相関二重標本化はＣＣＤイメージセンサがらの各出力画素に対する画像レ ベル（Ｖｉｍａｇｅ）からリセット基準レベル（Ｖｒｅｓｅｔ）を減算すること と等価である。

図１に示されたＣＣＤ出力回路は光電的に発生された信号電荷を電圧信号に変換 する。ＣＣＤイメージヤホトサイト（図示されていない）からの電荷パケットは 水平シフトレジスタ１０へ転送される。電荷パケフトは水平クロ７クＨ１及びＨ ２により水平にシフトされて、出力ゲート１３により浮動拡散出力１２へ送られ る。浮動拡部１２の電位は電荷パケットにおける電子の数に比例して線形に変化 する。浮動拡散部１２の電位は二段ソースホロワ回路１４の入力ゲートに加えら れて、Ｖｏｕｔにおいて信号を発生する。リセットクロックＲＥＳＥＴにより駆 動されるリセットトランジスタ１６は水平シフトレジスタ１ｏがらの新しい各電 荷パケフトの到達前に浮動拡散部１２を正の電位Ｖｒｄに再荷電させる。

図２（Ａ）はソースホロワ１４の出力における信号波形Ｖｏｕｔを示している。

この波形は三つの成分、すなわち、リセットクロックフィードスルー（Ｖｆｔ） 、リセット基準レベル（Ｖｒｅｓｅｔ）　、及び画像レベル（Ｖｉｍａｇｅ）を 含んでいる。フィードスルーＶｆｔはＲＥＳＥＴゲート１６と、浮動拡散部１２ との間の容量性結合の結果として生じる。浮動拡散部１２がリセントされるとき に、正確なリセット電圧は「熱」雑音によって影響されるが、これのレベルは浮 動拡散部１２のキャパシタンス及び温度に依存する。この同じ確率的リセット雑 音電圧は基準レベルＶｒｅｓｅｔ及び画像レベルＶｉｍａｇｅの両しベルに影響 を与える。各画素に対してＶｒｅｓｅｔ及びＶｉｓａｇｅの標本間の差をとるこ とによって、この「熱」雑音は除去され得る。

これムよ又二段ソースホロワ出力増幅器」４がらの低周波数Ｍｆを低減する。

相関二重標本化を行うための一般に知られている回路が図３に示されている（例 えば、米国特許４２８３７４２及び４８４５３８２に開示された回路を見よ）。

図１の回路からの信号Ｖｏｕｔは標本化保持（サンプル／ボールド）回路２ｏ及 び２２への入力信号Ｖｉｎを形成しており、又標本化保持回路２ｏの出力は標本 化保持回路２４によって更に標本化される。前述の差信号■。は減算回路２６に よって、標本化保持回路２２及び２４０両出力間でとられる。図２（Ｂ）並びに ２（Ｃ）は、それぞれ標本化保持回路２ｏ、並びに標本化保持回路２２及び２４ を駆動する標本化波形Ｓ／Ｈ（１）並びにＳ／Ｈ（２）を示している。波形Ｓ／ Ｈ（１）からの標本化パルスにより標本化保持回路２ｏはリセット基準レベル（ Ｖｒｅｓｅｔ）を標本化する。波形Ｓ／Ｈ（２）からの標本化パルスにより標本 化保持回路２２が画像レベル（Ｖｉｓａｇｅ）を標本化し且つ同時に標本化保持 回路２４が標本化保持回路２０の出力を標本化して、リセット基準レベル（Ｖｒ ｅｓｅｔ）における遅延をもたらす。雑音のない画像信号ＶＤ　（図２（Ｄ）に 示されている）はそれで標本化保持回路２２及び２４の再出力間の差をとること によって差分回路２６から得られる。

光フレ斤件示 この発明の目的はできるだけ少ない複雑さで相関二重標本化をディジタル応用例 に組み込むことである。更に明確には、従来技術において開示された回路とは異 なり、ディジタル相関二重標本化技法はディジタル化信号の必要な二重標本化を 行うために三つのディジタルレジスタ及びただ一つのクロック信号に顧るものが 工夫された。ただ一つのクロフクの使用はこの機能を注文品の集積回路において 実現するときには重要な利点である。

ディジタル化信号は、画像素子（画素）からの画像保持電荷を電圧信号に変換し 且つこの電圧信号に相関させられた基準レベルを確立する出力回路がら得られる 。第１及び第２のレジスタはディジタル化出力信号を受けるように接続されてお り且つ第３のレジスタは第ルジスタの出力を受けるように接続されている。

画素処理レートに等しい周波数を持ったクロック信号が発生される。第２レジス タはクロック信号の同じ極性の遷移に応答して出力信号の第１期間中に存在する 基準レベルを記憶する。第２レジスタはクロック信号の反対極性の遷移に応答し て出力信号の第２期間中に存在する画像レベルを記憶し、又第３レジスタも又反 対極性の遷移に応答して第ルジスタの出力を記憶する。そして雑音のない画像情 報を表現する差信号は第２及び第３レジスタにおける信号から得られる。

阻血■旦単奏説朋 従来技術及びこの発明は諸図面に関して説明されるが、この諸図面のうら、図１ は電荷転送素子のための既知の出力回路の例であり、図２は図１の既知の回路に より発生される信号波形（図２　（Ａ）　）を示しており、又画像信号差波形（ 図２　（Ｄ）　）を得るために波形が二重標本化され得る点を図解している（図 ２　（Ｂ）、２　（Ｃ）　）。

図３は図２（Ｂ）及び２（Ｃ）の標本化波形に従って図２（Ａ）の波形の相関二 重標本化を行うための既知の回路の例である。

図４はこの発明に従って相関二重標本化のための採択されたディジタル回路の構 成図であり、 図５は画像保持信号（図５　（Ａ）　）を標本化するために図４の回路において 使用される標本化波形（図５　（Ｂ）　）を図解しており、又図６（Ａ）は三つ の順次式カラー信号の相関二重標本化のためのこの発明の更なる実施例によるデ ィジタル回路の構成図であり、且つ図６（Ｂ）はカラーモードの動作に対する時 間図である。

日　するための　・“ 今度は図４に言及すると、電荷転送素子３０は画像素子（画素）の配列に対応す る電荷パケットを発生し、（図示されていない、適当なりロッキングにより）オ ンチンプ出力回路３２から画像保持電圧信号を供給するが、この回路は図１に図 示されたものと実質上回し回路でよい、結果として生じる電圧信号Ｖｏｕｔは適 当な標本化レートで駆動された通常のアナログ／ディジタル（Ａ／Ｄ）変換器３ ４に加えられてアナログ信号Ｖｏｕｔがディジタル化画像信号に変換される。第 １及び第２レジスタ３６及び３日の入力ボートはＡ／Ｄ変換器３４のディジタル 低出力を受けるように共通に接続されている。第３レジスタ４０は第ルジスタ３ ６の出力を受けるように接続されている。減算器４２は両レジスタ３８及び４０ からの出力信号をその入力端子に受けるように接続されている。結果として生し る差信号は出力レジスタ４４に供給される。クロック発生器４６は、レジスタ３ ６．３８．４０及び４４の記憶動作を行わせるための主クロツク信号ＣＫを供給 する。

クロック入力ＣＫは回路の画素処理レートに等しい周波数を持っている。更に明 確には、クロックサイクルの立上り縁部において、各入力ボートに存在する信号 はそれぞれのレジスタヘラッチされる。レジスタ３６へのクロック入力にインバ ータ４８を準備することによって、これの人力ボートに存在する信号は主クロン クサイクルのことごとくの立下り縁部に対してレジスタヘラッチされる。

動作の際、又図５に言及して、ディジタル相関二重標本化はまずリセット基準レ ベル（Ｖｒｅｓｅｔ）を主クロンクサイクルの立下り縁部において第ルジスタ３ ６（ＲＥＧＩ）ヘランチすることによって行われる。次に、二つの事象が実質上 同時に起こる。画像レベル（ＶｉＩａａｇｅ）は、第ルジスタ３６における値（ Ｖｒｅｓｅｔ）が第３レジスタ４０　（ＲＥＧ３）ヘランチされるのと同時に主 クロツクサイクルの立上り縁部において第２レジスタ３８　（Ｒ２Ｏ３）ヘラン チされる。リセット基準値（Ｖｒｅｓｅｔ）は次に減算器４２において画像レベ ル（Ｖｉｓａｇｅ）から減算され、そして差信号は主クロンクサイクルの立上り 縁部の次の発生時に出力レジスタ４４（ＲＥＧ４４）ヘラッチされる。ディジタ ル化画像保持信号は標本化回路を通してパイプライン処理されているので、それ ぞれのレジスタは主クロツクサイクルの各立下り又は立上り縁部において動作し て一連の信号を連続的に処理する。すなわち、レジスタ４４が差信号はラッチす るときに、レジスタ３日及び４０は次の画像信号及びリセット基準値をランチし ている（以下同様）。

図６は相関二重標本化のための特定の応用例を図解しており、これにおいては三 つの色応答性電荷転送素子５０．５１及び５２がそれぞれの出力回路５３．５４ 及び５５を通して電荷信号をマルチプレクサ５６に同時に出力する。それぞれの 赤、緑及び青のりセットｉ準値は対応する画像レベルの前にマルチプレクサ５６ の入力に存在しているので、マルチプレクサ５６はそれぞれの画像レベルを処理 する前にＡ／Ｄ変換器５７を通るリセット基準値を順序付けする（例えば、赤す セント、緑リセット、青リセット、続いて赤画像、録画像、青画像など）。リセ ット基準レベルのそれぞれの画像レベルに対する整列、すなわち、図４における レジスタ３６．３８及び４０により行われる機能は、Ｉ／ジスタロ０ないし６５ のバンクを適当にトリガすること（図６（Ｂ）を見よ）によって得られる。レジ スタ６０ないし６５は３対の信号チャネルを規定するように６パイプライン系列 において接続されていて、各対の一方のチャネルが特定の電荷転送素子の電圧レ ベルを供給し且つ他方のチャネルがリセット基準レベルを供給する。更に、チャ ネルのレジスタ長は奇数（通常、１）のレジスタだけ異なっており、従ってそれ らがクロックされたときには、基準レベル及び電圧レベルはチャネル対の終りに おいて一敗することになる。このようにして整列させられた値はレジスタ７０な いし７５のバンクにおいて捕獲され且つ保持され、これらのレジスタは画素クロ ンクレート（ＣＫ）の１／３　（ＣＫ３）でクロックされる。マルチプレクサ７ ８．８０は次に色（赤＝０１．緑−１０．青＝００）に従ってレジスタ７０ない し　７５において対の値を順次アクセスして、これをマルチプレクサ８２及び８ ４並びにレジスタ８６及び８日を通して減算器９０に加え、そしてこの減算器は 雑音のない二重標本化差信号を発生する。単一チャネル（典型的には単色）動作 はマルチプレクサ８２及び８４への「０」人力を選択することによって得られる が、これはその場合図６の回路を実質上図４のそれに低落させる。

ＦＩＧ、　Ｉ Ｃ４ｇ＠七　禮ノ ＦＩＧ、　２ （檜Ｉ　ＪＬ　事灸　！咋） ＦＩＧ、　３ Ｃ４廻　＃Ｌ　−ノ 要　約　書 イメージセンサの１　一本化ｆｉ−なめ−の一゛イジ　ル　ニ　コ拐可路 ディジタル相関二重標本化は三つのレジスタ（３６，３８，４０）及び単一・の クロック信号を使用して電荷転送素子（３０）の出力を標本化する。第ルジスタ （３６）は主クロツクサイクルの立下り縁部においてリセット基準値を標本化し 、且つ残りの二つのレジスタ（３８，４０）は立上り縁部において標本化を行う 。第２レジスタ（３８）は画像レベルを標本化し且つ第３レジスタは第ルジスタ （３６）の出力を標本化し、従ってリセット基準レベルの遅延がもたらされる。

第２　（３８）及び第３　（４０）レジスタの出力、すなわち画像レベル及びリ セット基準レベルは、雑音のない画像信号を与えるように差をとられる。

国際調査報告 ＋＊＋鯉嘴１ａａａａｌ＾ｍ１ｗ＋−１Ｎｅｉ＋ｒ丁ン１１ｃＱ１１Ｍ１ｎｌ国 際調査報告

Claims (1)

1. 【特許請求の範囲】 １．雑音のない差信号を発生するために電荷転送素子（３０）の出力回路（３２ ）からの画像保持信号を標本化するためのディジタル回路であって、出力回路（ ３２）が電荷転送素子（３０）の画素からの面像保持電荷を電圧信号に変換し且 つこの電圧信号に相関させられた基準レベルを確立し、画像保持信号が更に、画 素レートで循環する少なくとも二つの期間、すなわち基準レベルが存在している 第１期間及び画像信号が存在している第２期間、の系列であり、前記のディジタ ル回路が、電荷転送素子（３０）の出力回路からの画像保持信号をディジタル化 するための装置（３４）、 画像処理レートに等しい周波数を有するクロック信号を発生するための装置（４ ６）、 前記のディジタル化装置（３４）からのディジタル化信号を受けるように共通に 接続された第１（３６）及び第２（３８）のレジスタ並びに前記の第１レジスタ （３６）の出力を受けるように接続された第３（４０）レジスタであって、前記 の第１レジスタ（３６）が前記のクロック信号の同じ極性の遷移に応答してディ ジタル化信号の第１期間中に存在する基準レベルを記憶し、前記の第２（３８） 及び第３（４０）レジスタがクロック信号の反対極性の遷移に応答してそれぞれ ディジタル化信号の第２期間中に存在する画像レベル及び前記の第１レジスタ（ ３６）から出力された信号を記憶する、前記の第１、第２並びに第３のレジスタ 、並びに入力信号間の差から雑音のない差信号を発生するために前記の第２（３ ８）及び第３（４０）レジスタの出力に結合された入力を持った減算装置（４２ ）、を備えている、前記のディジタル回路。 ２．前記の第１レジスタ（３６）がクロック信号の立下り縁部においてその入力 をラッチし、且つ前記の第２（３８）及び第３（４０）のレジスタがクロック信 号の立上り縁部においてそれらのそれぞれの入力をラッチする、請求項１に記載 のディジタル回路。 ３．インバータ（４８）が前記のクロック発生装置（４６）のクロック信号出力 と前記の第１レジスタ（３０）のクロック入力との間に接続されている、請求項 ２に記載のディジタル回路。 ４．複数の面像保持信号が、複数の雑音のない差信号を発生するために同じ複数 の電荷転送素子（５０，５１，５２）の出力回路（５３，５４，５５）から発生 され、各出力回路がそれぞれの電荷転送素子の画素からの画像保持電荷を電圧信 号に変換し且つこの電圧信号に相関させられたそれぞれの基準レベルを確立し、 各画像保持信号が更に、共通の画素レートで循環する少なくとも二つの期間、す なわち基準レベルが存在している第１期間及びそれぞれの画像レベルが存在して いる第２期間の系列であり、前記のディジタル回路が、出力回路（５０，５１， ５２）のそれぞれから並列に画像保持信号を受けて、複数の基準レベルが互いに 群分けされていて複数の画像レベルが先行している多重化信号を供給するマルチ プレクサ（５６）、多重化信号をディジタル化するための装置（５７）、各チャ ネル対が長さにおいて奇数のレジスタ分だけ異なっている複数の対の信号チャネ ルを規定するように複数のパイプライン系列において接続された複数のレジスタ （６０ないし６５）、 前記のクロック信号を前記の複数のレジスタに加えて、特定の電荷転送素子に対 する画像レベル及び基準レベルがチャネル対の終わりにおいて一致するようにす るための装置、 特定のチャネル対を選択し且つこのチャネルにおける信号を一対のレジスタ（８ ６，８８）ヘラッチするための装置（７８，８０）、並びに前記のレジスタ対に 記憶された信号の差から雑音のない差信号を発生するために前記のレジスタ対の 出力に結合された減算回路（９０）、を含んでいる、請求項１に記載のディジタ ル回路。 ５．前記の複数のレジスタが３対の信号チャネルを規定するように六つのパイプ ライン系列において相互接続された六つのレジスタ（６０ないし６５）からなっ ていて、各チャネル対が長さにおいて１レジスタ分だけ異なっている、三つの電 荷転送素子（５０，５１，５２）の出力回路から三つの画像保持信号を標本化す るための、請求項４に記載のディジタル回路。 ６．前記の選択装置が、三つのチャネルのそれぞれの画像レベル及び基準レベル を記憶するための六つのレジスタ（７０ないし７５）、並びにそれらの３対の中 から特定の画像レベル及び基準レベルを選択するための多重化装置（７８，８０ ）を備えている、請求項５に記載のディジタル回路。 ７．三つの画像保持信号が三つの色に対応している、請求項５に記載のディジタ ル回路。