JPH0548651B2 - - Google Patents
Info
- Publication number
- JPH0548651B2 JPH0548651B2 JP59090443A JP9044384A JPH0548651B2 JP H0548651 B2 JPH0548651 B2 JP H0548651B2 JP 59090443 A JP59090443 A JP 59090443A JP 9044384 A JP9044384 A JP 9044384A JP H0548651 B2 JPH0548651 B2 JP H0548651B2
- Authority
- JP
- Japan
- Prior art keywords
- low
- noise filter
- pass
- control voltage
- noise
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000002265 prevention Effects 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/06—Receivers
- H04B1/10—Means associated with receiver for limiting or suppressing noise or interference
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、CPU内部で発生するノイズが
PLL発振器に混入することを防ぐためのノイズ
混入防止回路に関する。
PLL発振器に混入することを防ぐためのノイズ
混入防止回路に関する。
最近の通信機の局部発振器にはPLL発振器を
用いることが多くまたPLL発振器の周波数設定
のための制御データはCPUにより与えられる構
成が極めて多いものである。このCPUは多機能
性であつて、PLL発振器の制御データ以外にも
幾多のプログラムを遂行するために間断なく動作
を継続しており、これに伴うパルス波の漏洩成分
が該CPUとPLL発振器とを結ぶバスラインを通
してPLL回路に混入し、これが発振出力中のノ
イズとなつていわゆるＣ／Ｎ（キヤリア対ノイズ
比）を低下させる現象がある。
用いることが多くまたPLL発振器の周波数設定
のための制御データはCPUにより与えられる構
成が極めて多いものである。このCPUは多機能
性であつて、PLL発振器の制御データ以外にも
幾多のプログラムを遂行するために間断なく動作
を継続しており、これに伴うパルス波の漏洩成分
が該CPUとPLL発振器とを結ぶバスラインを通
してPLL回路に混入し、これが発振出力中のノ
イズとなつていわゆるＣ／Ｎ（キヤリア対ノイズ
比）を低下させる現象がある。
この現象を防止する手段としてCPUとPLL回
路を結ぶバスラインにノイズ成分をカツトするの
に十分なローパス形のノイズフイルタを挿入す
る。これは、ノイズの振幅成分が入力信号に等し
いか又は、大きい場合、或いは、ノイズの立上り
時間（周波数成分）が入力信号の立上り時間に近
い場合には入力信号からノイズ成分を分離して除
去することが難かしく、ノイズフイルタの時定数
を大きくして立ち上り時間を遅らせることによつ
てノイズ成分を除去することができるものであ
り、そして、その調整によつて大小のノイズに対
する除去が可能となるものである。
路を結ぶバスラインにノイズ成分をカツトするの
に十分なローパス形のノイズフイルタを挿入す
る。これは、ノイズの振幅成分が入力信号に等し
いか又は、大きい場合、或いは、ノイズの立上り
時間（周波数成分）が入力信号の立上り時間に近
い場合には入力信号からノイズ成分を分離して除
去することが難かしく、ノイズフイルタの時定数
を大きくして立ち上り時間を遅らせることによつ
てノイズ成分を除去することができるものであ
り、そして、その調整によつて大小のノイズに対
する除去が可能となるものである。
又、このノイズフイルタは通常第１図に示すよ
うに、(A)入力側に直列の抵抗Ｒまたは(B)インダク
タンスＬと出力側に並列のコンデンサＣとより成
るＬ形ラダー構成のローパスフイルタであつてそ
のカツトオフ周波数が低いほど、あるいはＲ×Ｃ
あるいはＬ×Ｃで表わされる値が大きいほど、ノ
イズの除去効果が大である。ただし、その反面で
バスラインのデータ伝達速度が低下するという副
作用を伴うので設計上の制約があり、使用目的に
応じて定数を加減する必要があつた。
うに、(A)入力側に直列の抵抗Ｒまたは(B)インダク
タンスＬと出力側に並列のコンデンサＣとより成
るＬ形ラダー構成のローパスフイルタであつてそ
のカツトオフ周波数が低いほど、あるいはＲ×Ｃ
あるいはＬ×Ｃで表わされる値が大きいほど、ノ
イズの除去効果が大である。ただし、その反面で
バスラインのデータ伝達速度が低下するという副
作用を伴うので設計上の制約があり、使用目的に
応じて定数を加減する必要があつた。
本発明は、前記の従来の技術の問題点を解決す
べく時定数を使用目的に応じて手動で加減する必
要がなく制限データの伝達素度を低下することの
ないノイズ混入防止回路を提供することを課題と
する。
べく時定数を使用目的に応じて手動で加減する必
要がなく制限データの伝達素度を低下することの
ないノイズ混入防止回路を提供することを課題と
する。
本発明は、中央制御装置よりフエーズロツクド
ループ発振器に制御データを転送するバスライン
に、ローパス形のノイズフイルタを設け、そのノ
イズフイルタの構成には、抵抗、コンデンサによ
るもの、トランジスタを用いるもの、電界効果ト
ランジスタを使用するものであつて、データ転送
時には、中央制御装置より指令制御電圧を取り込
んで時定数を短小化し、制御データの伝達速度を
低下させないことを特徴としている。
ループ発振器に制御データを転送するバスライン
に、ローパス形のノイズフイルタを設け、そのノ
イズフイルタの構成には、抵抗、コンデンサによ
るもの、トランジスタを用いるもの、電界効果ト
ランジスタを使用するものであつて、データ転送
時には、中央制御装置より指令制御電圧を取り込
んで時定数を短小化し、制御データの伝達速度を
低下させないことを特徴としている。
第２図は、本発明の実施例であり、以下に述べ
る他の実施例の基本回路に成るものである。
る他の実施例の基本回路に成るものである。
CPU１よりPLL発振器２に制御データを転送
するバスライン１１，１２，１３，１４にローパ
ス形のノイズフイルタ３Ａ，３Ｂ，３Ｃ，３Ｄを
設け、CPU１の指令制御電圧１５により、制御
データの転送時には該フイルタ３Ａ，３Ｂ，３
Ｃ，３Ｄの時定数を短小化させることを特徴とす
るノイズ混入防止回路であつて、CPUの出力ポ
ートP1、P2、P3、P4よりバスライン１１，１２，
１３，１４とノイズフイルタ３Ａ，３Ｂ，３Ｃ，
３Ｄを通つてPLL発振器２に制御データを転送
する時は周波数設定時のみであつて、その他の運
用時にはデータは送出されないから、ノイズフイ
ルタの時定数がどのような大きさでも支障は無い
ものである。
するバスライン１１，１２，１３，１４にローパ
ス形のノイズフイルタ３Ａ，３Ｂ，３Ｃ，３Ｄを
設け、CPU１の指令制御電圧１５により、制御
データの転送時には該フイルタ３Ａ，３Ｂ，３
Ｃ，３Ｄの時定数を短小化させることを特徴とす
るノイズ混入防止回路であつて、CPUの出力ポ
ートP1、P2、P3、P4よりバスライン１１，１２，
１３，１４とノイズフイルタ３Ａ，３Ｂ，３Ｃ，
３Ｄを通つてPLL発振器２に制御データを転送
する時は周波数設定時のみであつて、その他の運
用時にはデータは送出されないから、ノイズフイ
ルタの時定数がどのような大きさでも支障は無い
ものである。
前記の時定数を変化するノイズフイルタとして
は特許請求の範囲第２項に開示されており、第３
図に例示するように、ローパス形ノイズフイルタ
３Ａ，３Ｂ，３Ｃ，３ＤはRCまたはLCのＬ形ラ
ダー構造であり、そのＣ素子C1、C2、C3、C4は
トランジスタQ1，Q2，Q3，Q4のコレクタＣ・エ
ミツタＥ間内部抵抗を通して回路を構成すると共
に、該トランジスタのベースＢにCPUの指令制
御電圧１５を加える特許請求の範囲第１項記載の
ノイズ混入防止回路であつて、ノイズフイルタ３
Ａについて説明すれば、Ｌ形ラダー構成のローパ
スフイルタの入力側直列抵抗R1と出力側の並列
コンデンサC1のうちコンデンサ素子に直列にト
ランジスタQ1のコレクタＣ・エミツタＥ間内部
抵抗を通して回路を構成し、そのベースＢには
P1、P2、P3、P4ポートに制御データが送出され
る期間にのみCPUの出力ポートP5に出力する指
令制御電圧１５を加えて、Q1のＣ−Ｅ間導通を
カツトオフする。これによつてC1の容量分はほ
とんど０に近くなるため、時定数R1×C1も極め
て小さくなる。従つてノイズ防止効果を上げるた
めにデータが送出されるときにノイズフイルタ３
Ａの時定数を十分に大きく取つても、データ転送
時の時定数が小さいために伝達速度が低下しな
い。
は特許請求の範囲第２項に開示されており、第３
図に例示するように、ローパス形ノイズフイルタ
３Ａ，３Ｂ，３Ｃ，３ＤはRCまたはLCのＬ形ラ
ダー構造であり、そのＣ素子C1、C2、C3、C4は
トランジスタQ1，Q2，Q3，Q4のコレクタＣ・エ
ミツタＥ間内部抵抗を通して回路を構成すると共
に、該トランジスタのベースＢにCPUの指令制
御電圧１５を加える特許請求の範囲第１項記載の
ノイズ混入防止回路であつて、ノイズフイルタ３
Ａについて説明すれば、Ｌ形ラダー構成のローパ
スフイルタの入力側直列抵抗R1と出力側の並列
コンデンサC1のうちコンデンサ素子に直列にト
ランジスタQ1のコレクタＣ・エミツタＥ間内部
抵抗を通して回路を構成し、そのベースＢには
P1、P2、P3、P4ポートに制御データが送出され
る期間にのみCPUの出力ポートP5に出力する指
令制御電圧１５を加えて、Q1のＣ−Ｅ間導通を
カツトオフする。これによつてC1の容量分はほ
とんど０に近くなるため、時定数R1×C1も極め
て小さくなる。従つてノイズ防止効果を上げるた
めにデータが送出されるときにノイズフイルタ３
Ａの時定数を十分に大きく取つても、データ転送
時の時定数が小さいために伝達速度が低下しな
い。
特許請求の範囲第３項および第４図に例示した
のは、前記ローパス形ノイズフイルタ３A′，３
B′，３C′，３ＤはRCのＬ形ラダー構成のＲ素子
電界効果トランジスタ（以下にはFETと略記す
る）のドレインＤ・ソースＳ間内部抵抗を用い、
そのゲートＧにCPUの指令制御電圧１５を加え
るものである。そしてこの第４図におけるノイズ
フイルタ３A′について説明すれば、Ｌ形ラダー
構成のローパスフイルタの入力側直列抵抗R1に
FETF1のＤ−Ｓ間内部抵抗を用い、そのＧに、
P1、P2、P3、P4ポートに制御データが送出され
る期間にのみCPUの出力ポートP5に出力する指
令制御電圧１５を加える。そして、F1のＤ−Ｓ
間内部抵抗を減少し、ノイズフイルタ３A′の時
定数を小さくするので制御データの伝達速度を低
下させない効果がある。
のは、前記ローパス形ノイズフイルタ３A′，３
B′，３C′，３ＤはRCのＬ形ラダー構成のＲ素子
電界効果トランジスタ（以下にはFETと略記す
る）のドレインＤ・ソースＳ間内部抵抗を用い、
そのゲートＧにCPUの指令制御電圧１５を加え
るものである。そしてこの第４図におけるノイズ
フイルタ３A′について説明すれば、Ｌ形ラダー
構成のローパスフイルタの入力側直列抵抗R1に
FETF1のＤ−Ｓ間内部抵抗を用い、そのＧに、
P1、P2、P3、P4ポートに制御データが送出され
る期間にのみCPUの出力ポートP5に出力する指
令制御電圧１５を加える。そして、F1のＤ−Ｓ
間内部抵抗を減少し、ノイズフイルタ３A′の時
定数を小さくするので制御データの伝達速度を低
下させない効果がある。
これを構成するFETのＤ−Ｓ間内部抵抗とゲ
ート電位との関係を示す例として、ジヤンクシヨ
ン形FETの特性例を第５図に示す。これにより
数ボルトのゲート電位変化により、Ｄ−Ｓ間抵抗
は３桁以上の変化が得られることが明らかであ
る。
ート電位との関係を示す例として、ジヤンクシヨ
ン形FETの特性例を第５図に示す。これにより
数ボルトのゲート電位変化により、Ｄ−Ｓ間抵抗
は３桁以上の変化が得られることが明らかであ
る。
本願発明はCPUよりPLL発振器に制御データ
を転送するバスラインに、以上の様に構成したロ
ーパス形のノイズフイルタを設けることにより、
ノイズの除却を行い更に、中央制御装置からの指
令制御電圧を前記ローパス形のノイズフイルタに
入力することによつて時定数を小さくし、制御デ
ータの伝達速度を低下させない効果がある。
を転送するバスラインに、以上の様に構成したロ
ーパス形のノイズフイルタを設けることにより、
ノイズの除却を行い更に、中央制御装置からの指
令制御電圧を前記ローパス形のノイズフイルタに
入力することによつて時定数を小さくし、制御デ
ータの伝達速度を低下させない効果がある。
第１図はノイズフイルタを構成するローパスフ
イルタ回路、第２図は本発明の基本構成図、第３
図は本発明に適用するノイズフイルタ回路例、第
４図は本発明に適用する他のノイズフイルタ回路
例、第５図はFETのゲート電位に対するＤ−Ｓ
間抵抗値の図表である。 １……CPU、２……PLL発振回路、３Ａ，３
Ｂ，３Ｃ，３Ｄ，３A′，３B′，３C′，３Ｄ……
ノイズフイルタ、Q1，Q2，Q3，Q4……トランジ
スタ、F1，F2，F3，F4……FET。
イルタ回路、第２図は本発明の基本構成図、第３
図は本発明に適用するノイズフイルタ回路例、第
４図は本発明に適用する他のノイズフイルタ回路
例、第５図はFETのゲート電位に対するＤ−Ｓ
間抵抗値の図表である。 １……CPU、２……PLL発振回路、３Ａ，３
Ｂ，３Ｃ，３Ｄ，３A′，３B′，３C′，３Ｄ……
ノイズフイルタ、Q1，Q2，Q3，Q4……トランジ
スタ、F1，F2，F3，F4……FET。
Claims (1)
- 【特許請求の範囲】 １ 中央制御装置からフエーズロツクドループ発
振器に制御データを転送するバスラインに直流電
圧のローとハイで時定数が大と小に可変するロー
パス形のノイズフイルタを設け、該ノイズフイル
タに前記中央制御装置のデータ転送時だけ出力す
る指令制御電圧を制御信号として加えるよう構成
し、データ転送時の指令制御電圧のハイレベルで
は時定数を小さくして、ローパス機能を制限し、
その他の状態では指令制御電圧のローレベルによ
つて、所定のローパス機能にもどしてノイズフイ
ルタを実行することを特徴とするノイズ混入防止
回路。 ２ 前記ローパス形ノイズフイルタはRCまたは
LCのＬ形ラダー構成であり、そのコンデンサＣ
の接地側はスイツチングトランジスタでオン動作
の時接地するよう構成し、該スイツチングトラン
ジスタの制御信号に前記指令制御電圧を加えて、
データ転送時のハイレベルでは該スイツチングト
ランジスタがオフ動作となつて、ローパス機能を
停止させ指令制御電圧がローレベルでは、スイツ
チングトランジスタをオンにして所定のローパス
形ノイズフイルタ機能として働くことを特徴とし
た特許請求の範囲第１項記載のノイズ混入防止回
路。 ３ 前記ローパス形ノイズフイルタはRCのＬ形
ラダー構成の抵抗素子に電界効果トランジスタの
ドレイン・ソース間内部抵抗を用い、そのゲート
に中央制御装置の指令制御電圧を加えるよう構成
し、データ転送のハイレベルでは内部抵抗を小さ
くし、ローレベルでは内部抵抗を大きくして所定
のローパス形ノイズフイルタ機能となることを特
徴とした特許請求の範囲第１項記載のノイズ混入
防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9044384A JPS60233965A (ja) | 1984-05-07 | 1984-05-07 | ノイズ混入防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9044384A JPS60233965A (ja) | 1984-05-07 | 1984-05-07 | ノイズ混入防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60233965A JPS60233965A (ja) | 1985-11-20 |
| JPH0548651B2 true JPH0548651B2 (ja) | 1993-07-22 |
Family
ID=13998759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9044384A Granted JPS60233965A (ja) | 1984-05-07 | 1984-05-07 | ノイズ混入防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60233965A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3620614A1 (de) * | 1986-06-20 | 1987-12-23 | Gutehoffnungshuette Man | Verfahren zum filtern eines verrauschten signals |
| CA1277051C (en) * | 1986-11-17 | 1990-11-27 | Harold Wayne Friesen | Methods of and system for providing substantially error-free transmitted data |
| AU2484800A (en) * | 1999-07-15 | 2001-02-05 | Thomson Licensing S.A. | Method and appratus for isolating iic bus noise from a tuner in a television receiver |
| US8525931B2 (en) | 2002-01-11 | 2013-09-03 | Thomson Licensing | Method and apparatus for isolating IIC bus noise from a tuner in a television receiver |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5238896U (ja) * | 1975-09-12 | 1977-03-18 |
-
1984
- 1984-05-07 JP JP9044384A patent/JPS60233965A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5238896U (ja) * | 1975-09-12 | 1977-03-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60233965A (ja) | 1985-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6462623B1 (en) | Method and apparatus for PLL with improved jitter performance | |
| JP3776798B2 (ja) | 制御発振器 | |
| US3386053A (en) | Signal converter circuits having constant input and output impedances | |
| US7492196B2 (en) | Low injection charge pump | |
| US5532654A (en) | FSK modulator using saw resonator with switchable capacitors | |
| JPH0548651B2 (ja) | ||
| US5185584A (en) | Phase locked loop (PLL) circuit having enhanced frequency selection range | |
| US3980969A (en) | Phase-locking loop with variable bandwidth filter | |
| US5994951A (en) | Automatic-tuning circuit for integrated continuous-time MOSFET-C filters | |
| JP3734646B2 (ja) | 集積回路 | |
| JPH0413305A (ja) | 遅延回路 | |
| JPH0648765B2 (ja) | 電子発振器 | |
| US3621471A (en) | Resonant network with reactively coupled fet providing linear voltage/frequency response | |
| KR200331877Y1 (ko) | 위상동기루프회로 | |
| US4599581A (en) | Temperature stabilizing microwave oscillator circuit | |
| JPH07273547A (ja) | 電圧制御型のインバータ発振回路 | |
| WO2005046046A1 (ja) | 水晶発振器 | |
| US20190020330A1 (en) | Variable capacitance circuit, oscillator circuit, and method of controlling variable capacitance circuit | |
| JP3635519B2 (ja) | 発振回路 | |
| US3501705A (en) | Phase-lock loop fm detector circuit employing a phase comparator and keyed oscillator | |
| JP3081718B2 (ja) | Ｐｌｌ回路 | |
| JPH06188699A (ja) | 遅延回路 | |
| US20200076368A1 (en) | Crystal oscillator control circuit and associated oscillation device | |
| JP2827473B2 (ja) | 可変遅延回路 | |
| JPS61161006A (ja) | 変調回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |