JPH0547464Y2 - - Google Patents

Info

Publication number
JPH0547464Y2
JPH0547464Y2 JP1987071910U JP7191087U JPH0547464Y2 JP H0547464 Y2 JPH0547464 Y2 JP H0547464Y2 JP 1987071910 U JP1987071910 U JP 1987071910U JP 7191087 U JP7191087 U JP 7191087U JP H0547464 Y2 JPH0547464 Y2 JP H0547464Y2
Authority
JP
Japan
Prior art keywords
island
semiconductor chip
wire
lead terminal
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP1987071910U
Other languages
English (en)
Other versions
JPS63180929U (ja
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to JP1987071910U priority Critical patent/JPH0547464Y2/ja
Publication of JPS63180929U publication Critical patent/JPS63180929U/ja
Application granted granted Critical
Publication of JPH0547464Y2 publication Critical patent/JPH0547464Y2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/32257—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the layer connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Description

【考案の詳細な説明】 (イ) 産業上の利用分野 本考案は、特にパワー用IC等でアイランドに
ワイヤボンドを行う半導体装置の改良に関する。
(ロ) 従来の技術 従来の半導体装置を第３図及び第４図を用いて
説明する。同図において、１は半導体チツプ２を
搭載する為のアイランド、３はアイランド１を枠
体４に支持する為のタイバー、５は先端をアイラ
ンド１に近接する如く配設されたリード端子であ
る。このようなリードフレームを用いて半導体装
置を製造するには、先ず共晶合金や銀ペースト等
のロウ材６を用いてアイランド１の略中央に半導
体チツプ２を固着し、半導体チツプ２の表面に形
成した電極７とリード端子５とを金属細線８でワ
イヤボンドした後、半導体チツプ２を含む主要部
を樹脂モールドすることによつて製造される。
ところで、パワー系IC等の様に回路構成上大
電流を取扱う半導体チツプ２を搭載した場合、半
導体チツプ２の基板の電位（接地電位）を安定に
する為に半導体チツプ２の所定の電極７とアイラ
ンド１とを金属細線８でワイヤボンドする例が少
くない。この場合第４図に示す如く、アイランド
１にはワイヤボンドのボンダビリテイ改善の為に
リード端子５に対して水平段差が設けられている
ので、リード端子５と水平面を有するタイバー３
にワイヤボンドすることが最良である。
(ハ) 考案が解決しようとする問題点 しかしながら、ワイヤボンド・エリアがタイバ
ー３部にのみ限定されることは、半導体チツプ２
表面に形成するパターンの設計に多大な制限を与
える欠点があつた。一方、アイランド１の外周部
をワイヤボンド・エリアにすると、搭載する半導
体チツプ２の大きさとアイランド１の大きさの関
係及びダイボンドした時の両者の位置関係によ
り、やはりワイヤボンドできない場合がある欠点
があつた。さらに、アイランド１の外周部をワイ
ヤボンド・エリアにすると、ロウ材６の過剰な流
出によつてワイヤボンド不良が発生する欠点があ
つた。
(ニ) 問題点を解決するための手段 本考案は斯上した欠点に鑑みてなされ、アイラ
ンド１の外周部から外側に突出した突出部１を複
数個設け、且つリード端子５と同一平面を有する
ようにアイランド１の半導体チツプ２を固着した
面と水平段差を設けたことを特徴とする。
(ホ) 作用 本考案によれば、アイランド１外周の略全周に
わたつて接地電位用のボンデイング・エリアを確
保できるので、半導体チツプ２表面のパターン構
成にかかわらず、半導体チツプ２の電極７とアイ
ランド１とをワイヤボンドできる。しかも、突出
部９はアイランド１に対して水平段差を設けてい
るので、ロウ材６の流出によるワイヤボンド不良
を防止できる。
(ヘ) 実施例 以下、本考案を第１図及び第２図を参照しなが
ら詳細に説明する。
同図において、１は所定のパターンが形成され
た半導体チツプ２を搭載する為のアイランド、３
はアイランド１を枠体４に支持する為のタイバ
ー、５は先端をアイランド１に近接する如く配設
された複数個のリード端子である。そして、共晶
合金や銀ペースト等のロウ材６を用いてアイラン
ド１の略中央に半導体チツプ２を固着（ダイボン
ド）し、半導体チツプ２の電極７とリード端子５
とを金線等の金属細線８でワイヤボンドすると共
に、半導体チツプ２の接地電位（GND）に対応
する電極７と本願の特徴とするアイランド１の突
出部９とをワイヤボンドした後、半導体チツプ２
を含む主要部を熱硬化性樹脂で樹脂モールドする
ことによつて本願の半導体装置を得る。
突出部９はまた、一枚の板状材料からリードフ
レームを打抜く時に同時に形成すると共に、アイ
ランド１に水平段差を設けるスタンピング加工の
時に曲げ加工を処し、突出部９の表面がリード端
子５の表面と同一平面を成すように形成する。
このように形成した本願の半導体装置によれ
ば、アイランド１の周囲に複数個の突出部９を設
け、この平面をボンデイング・エリアにしたの
で、アイランド１の略全周にわたつてボンデイン
グ・エリアを確保することができる。その為、半
導体チツプ２表面のパターン構成にかかわらず、
アイランド１に接地電位（GND）を印加する為
のワイヤボンドが容易に可能になる。また、突出
部９の表面とリード端子５の表面とが同一平面を
成すように形成しているので、リード端子５のワ
イヤボンドと同様に信頼性の高いボンデイングが
できると共に、水平段差を有するので、ロウ材６
がワイヤボンド・エリアまで流出することが無
く、前記ロウ材６の流出によるワイヤボンド不良
を防止できる。
(ト) 考案の効果 以上説明した如く、本考案によれば、アイラン
ド１の略全周にわたつてボンデイング・エリアを
確保できるので、半導体チツプ２の回路パターン
の設計自由度が増すと共に、回路パターン構成の
異る複数種類の半導体チツプ２に対し、リードフ
レームの共通化が図れる利点を有する。また、リ
ード端子５表面と突出部９表面とが水平面を成し
ているので、リード端子５へのワイヤボンデイン
グと同様のボンダビリテイで突出部９へのワイヤ
ボンドが行え、さらには半導体チツプ２を固着す
るアイランド１の表面と突出部９の表面とが水平
段差を有するので、ロウ材６の流出に対しても不
良の発生することが無い、信頼性の高い半導体装
置を提供できる利点をも有する。
【図面の簡単な説明】
第１図及び第２図は夫々本考案を説明する為の
平面図及び断面図、第３図及び第４図は夫々従来
例を説明する為の平面図及び断面図である。 １はアイランド、２は半導体チツプ、５はリー
ド端子、８は金属細線、９は突出部である。

Claims (1)

  1. 【実用新案登録請求の範囲】 リード端子に対してその厚み方向に段差が設け
    られたアイランドに半導体チツプを固着し、前記
    半導体チツプの電極と前記リード端子及び前記半
    導体チツプの電極と前記アイランドの所定の部分
    とを各々金属細線で接続し、前記半導体チツプを
    含む主要部を樹脂モールドして成る半導体装置に
    おいて、 前記アイランドの周端に前記アイランドから突
    出し且つ前記リード端子と同一平面を有する有す
    るように前記半導体チツプの固着部の面とは段差
    が設けられた突出部を複数個形成し、 この突出部を前記アイランドへの前記金属細線
    のボンデイング・エリアとしたことを特徴とする
    半導体装置。
JP1987071910U 1987-05-14 1987-05-14 Expired - Lifetime JPH0547464Y2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1987071910U JPH0547464Y2 (ja) 1987-05-14 1987-05-14

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1987071910U JPH0547464Y2 (ja) 1987-05-14 1987-05-14

Publications (2)

Publication Number Publication Date
JPS63180929U JPS63180929U (ja) 1988-11-22
JPH0547464Y2 true JPH0547464Y2 (ja) 1993-12-14

Family

ID=30914894

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1987071910U Expired - Lifetime JPH0547464Y2 (ja) 1987-05-14 1987-05-14

Country Status (1)

Country Link
JP (1) JPH0547464Y2 (ja)

Also Published As

Publication number Publication date
JPS63180929U (ja) 1988-11-22

Similar Documents

Publication Publication Date Title
US6627977B1 (en) Semiconductor package including isolated ring structure
JP3877401B2 (ja) 半導体装置の製造方法
US7790500B2 (en) Partially patterned lead frames and methods of making and using the same in semiconductor packaging
JP2569939B2 (ja) 樹脂封止型半導体装置
JPH1168006A (ja) リードフレーム及びこれを用いた半導体装置及びこれらの製造方法
KR100804341B1 (ko) 반도체장치 및 그 제조방법
JPH0399445A (ja) 樹脂封止型半導体装置
KR20050079145A (ko) 리드 프레임, 이를 이용한 반도체 칩 패키지 및 그의 제조방법
KR20060039869A (ko) 마이크로 리드프레임패키지 및 마이크로 리드프레임패키지제조방법
JP2569400B2 (ja) 樹脂封止型半導体装置の製造方法
JP3877402B2 (ja) 半導体装置の製造方法
JPH0547464Y2 (ja)
JPH0745778A (ja) リードフレーム及び半導体装置
JP3036339B2 (ja) 半導体装置
JPH0732216B2 (ja) 半導体装置
JP2002076234A (ja) 樹脂封止型半導体装置
JP2519651Y2 (ja) 樹脂封止型マルチチップパッケージのリードフレーム
JP2564596B2 (ja) 半導体装置の製造方法
JPH0525236Y2 (ja)
KR100475339B1 (ko) 리드프레임및그를이용한반도체칩패키지
JP2002164496A (ja) 半導体装置およびその製造方法
JPS61241954A (ja) 半導体装置
JP3891772B2 (ja) 半導体装置
JP2707659B2 (ja) 樹脂封止型半導体装置
KR100460072B1 (ko) 반도체패키지