JPH0546396A - フアジイ推論装置 - Google Patents

Abstract

(57)【要約】 【目的】診断に要する外部システムとの間のデータ転送
を大幅に低減し、外部システムへの影響を最小限に抑え
る。 【構成】ファジィ推論による演算を実行するファジィ演
算部と、このファジィ演算部で得られる演算結果の期待
値を保持するレジスタ74と、自己診断処理の実行時に上
記ファジィ演算部に対して診断用のファジィ演算を実行
させる一方、上記レジスタに対して期待値の保持を指示
する制御部（18）と、上記ファジィ演算部で得られる診
断用の演算結果と上記レジスタ74で保持される期待値と
を比較判定する比較器72とを１チップ化し、外部システ
ムからは制御部への診断の開始を指示する制御信号とレ
ジスタへの期待値データとを入力するのみで、診断の判
定はファジィ演算部に併設した回路で行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各種制御装置等に使用
されるファジィ推論装置に関する。

【０００２】

【従来の技術】任意のシステムをファジィ理論を用いて
制御するファジィ推論装置において、その推論機能が確
実に動作するか否かの診断を行なう場合、従来はファジ
ィ演算に必要とされるパターンデータ、入力変数、ファ
ジィルールなどの各データを外部のシステムより与えて
ファジィ演算を実行させ、得られた演算結果を外部シス
テムで予め用意しておいた演算結果の期待値と比較判定
するという手法を採っていた。以下、具体的にファジィ
推論装置を用いて説明する。

【０００３】図３はファジィ推論装置全体の機能構成を
示すブロック図であり、図中に一点鎖線で示す10の範囲
内の各回路を１チップ化して構成するものとする。すな
わちこのチップ10内には、ＣＰＵバス11、メンバシップ
関数発生回路12、前件部度合い計算回路13、レジスタ1
4、ＭＩＮ演算回路15、ＭＡＸ演算部16、重心演算回路1
7及びコントローラ18が構成される。

【０００４】上記メンバシップ関数発生回路12は、ここ
では図示しないチップ外部のＣＰＵと直接接続されてい
るＣＰＵバス11を介して入力されてくる座標に対応し
て、自動的に前件部及び後件部のメンバシップ関数を発
生し、ＣＰＵバス11、前件部度合い計算回路13及びＭＩ
Ｎ演算回路15に出力する。

【０００５】前件部度合い計算回路13は、メンバシップ
関数発生回路12からの前件部のメンバシップ関数が入力
される毎に対応する度合いを算出してＣＰＵバス11に出
力する。レジスタ14は、ＣＰＵバス11を介して入力した
上記前件部の度合いの計算結果を保持し、ＭＩＮ演算回
路15に送出する。

【０００６】ＭＩＮ演算回路15は、レジスタ14に保持さ
れる前件部の変数の中の最小値を求め、ＭＡＸ演算部16
に出力する。ＭＡＸ演算部16は、ＭＩＮ演算回路15で求
められた複数の最小値の中から最大値を求め、重心演算
回路17に出力する。

【０００７】重心演算回路17は、ＭＡＸ演算部16で求め
られた複数の最大値における重心値を求め、求めた重心
値をファジィ推論の推論結果として上記ＣＰＵバス11に
出力する。

【０００８】そして、上記コントローラ18は、ＣＰＵバ
ス11を介して送られてくるスタートアドレスをトリガと
して起動し、外部のルールメモリ19をアドレス指定し、
このアドレス指定によってルールメモリ19から読出され
てくるルールデータを基にチップ10内部の上記各回路に
制御信号を出力する。次に上記図３で示した各回路の具
体的な構成を図４に示す。

【０００９】図４は上記図３に対応した回路構成を示
し、メンバシップ関数発生回路12を構成するパターンジ
ェネレータ（ＰＧ）21ａ〜21ｇのそれぞれに、１６ビッ
トのバスライン幅を有するＣＰＵバス11から直接１１ビ
ットの座標データが入力される。これらパターンジェネ
レータ21ａ〜21ｇにはまた、ＣＰＵバス11に接続され、
初期値設定可能なカウンタとして動作する入力変数回路
22から１０ビットのカウント値が座標データとして入力
される。

【００１０】パターンジェネレータ21ａ〜21ｇのそれぞ
れは、その内部回路構成は後に詳述するが、これら座標
データの入力に対応して自動的に１０ビットのメンバシ
ップ関数を発生し、発生したメンバシップ関数をそれぞ
れωレジスタ23ｂ，23ｄ，23ｆ，23ｈ，23ｊ，23ｌ，23
ｎのいずれかとマルチプレクサ24及び前件部演算回路25
に出力する。

【００１１】前件部演算回路25は上記前件部度合い計算
回路13に相当し、上記ωレジスタ23ｂ，23ｄ，23ｆ，23
ｈ，23ｊ，23ｌ，23ｎからの１０ビットのメンバシップ
関数中の上位８ビットから度合い値の最小値を求め、後
件部のラベルが同じルールが複数あった際にこれを１つ
のルールにまとめる処理を行なうもので、得られた８ビ
ットの前件部の演算結果をωレジスタ23ａ，23ｃ，23
ｅ，23ｇ，23ｉ，23ｋ，23ｍに出力する。

【００１２】しかして、上記ωレジスタ23ｂ，23ｄ，23
ｆ，23ｈ，23ｊ，23ｌ，23ｎ及びωレジスタ23ａ，23
ｃ，23ｅ，23ｇ，23ｉ，23ｋ，23ｍが上記図３のレジス
タ14に相当し、ωレジスタ23ｂ，23ｄ，23ｆ，23ｈ，23
ｊ，23ｌ，23ｎの保持する８ビットのメンバシップ関数
が直接ＭＩＮ演算回路（ＭＩＮ）26ａ〜26ｇに、ωレジ
スタ23ａ，23ｃ，23ｅ，23ｇ，23ｉ，23ｋ，23ｍの保持
する８ビットの前件部の演算結果がＭＩＮ演算回路26ａ
〜26ｇ、ＣＰＵバス11及びマルチプレクサ27に出力され
る。

【００１３】ＭＩＮ演算回路26ａ〜26ｇはそれぞれ、ω
レジスタ23ａと23ｂ、23ｃと23ｄ、23ｅと23ｆ、23ｇと
23ｈ、23ｉと23ｊ、23ｋと23ｌ、23ｍと23ｎに保持され
る前件部演算結果とメンバシップ関数とを合成して最小
値を求め、その８ビットの最小値データをＭＡＸ演算回
路（ＭＡＸ）28に送出する。

【００１４】ＭＡＸ演算回路28は、ＭＩＮ演算回路26ａ
〜26ｇから送られてくる最小値データ中の最大値を求
め、その８ビットの最大値データをレジスタ（ＲＥＧ）
29に一旦保持させた後に上記マルチプレクサ27へ出力す
る。マルチプレクサ27では、コントローラ18の制御指令
によりＭＡＸ演算回路28からの最大値データとωレジス
タ23ａ，23ｃ，23ｅ，23ｇ，23ｉ，23ｋ，23ｍからの前
件部演算結果のいずれか１つを選択して、加算回路（Ａ
ＤＤ）30及び乗算回路（ＭＵＬ）31に出力する。

【００１５】加算回路30は、マルチプレクサ27から入力
される８ビットデータとマルチプレクサ32から入力され
る１８ビットのデータとを加算演算して１８ビットの和
データを得、これを面積データとしてレジスタ33，34を
介して上記マルチプレクサ32、除算回路（ＤＩＶ）35に
出力する。

【００１６】上記マルチプレクサ32は、レジスタ33，34
を介して加算回路30から入力される１８ビットの面積デ
ータと「０」データとのいずれか一方を選択して上記加
算回路30に出力するものである。

【００１７】また、上記マルチプレクサ24は、上記パタ
ーンジェネレータ21ａ〜21ｇからの１０ビットのメンバ
シップ関数及びカウンタ36からの１０ビットのカウント
値のいずれかを選択して上記乗算回路31へ出力する。

【００１８】乗算回路31は、このマルチプレクサ24から
の１０データと上記マルチプレクサ27からの８ビットデ
ータとを乗算して１８ビットの積データを得、これをレ
ジスタ37を介して加算回路38へ出力する。

【００１９】加算回路38は、この乗算回路31からの１８
ビットデータとマルチプレクサ39から入力される２８ビ
ットデータと加算演算して２８ビットの和データを得、
これをモーメント（高さ）データとしてレジスタ40を介
して上記マルチプレクサ39、除算回路35に出力する。

【００２０】マルチプレクサ39は、レジスタ40を介して
加算回路38から入力される２８ビットのモーメントデー
タと「０」データとのいずれか一方を選択して上記加算
回路38に出力するものである。

【００２１】除算回路35は、レジスタ40を介して送られ
てくる２８ビットのモーメントデータをレジスタ33、レ
ジスタ34を介して送られてくる１８ビットの面積データ
で除算することにより１０ビットの商データを得、これ
を重心データとして最終的なファジィ推論による推論結
果とし、レジスタ41を介して上記ＣＰＵバス11へ出力す
る。

【００２２】このように、上記加算回路30、マルチプレ
クサ32、レジスタ33，34、乗算回路31、レジスタ37、マ
ルチプレクサ39、加算回路38、レジスタ40、除算回路35
及びレジスタ41によって上記図３の重心演算回路17を構
成するものである。

【００２３】しかして、上記入力変数回路22内の詳細な
構成は図５に示すようになっている。すなわち、入力変
数回路22はＡレジスタ51ａ〜Ｈレジスタ51ｈ、プログラ
ムカウンタ52及びマルチプレクサ53から構成される。

【００２４】Ａレジスタ51ａ〜Ｈレジスタ51ｈは、前件
部演算の際にそれぞれ１０ビットの入力変数ｘを保持す
るレジスタであり、ここでは８入力変数であるのでＡレ
ジスタ51ａ〜Ｈレジスタ51ｈの８個のレジスタを用意す
るものとする。プログラムカウンタ52は１０ビットのカ
ウンタであり、後件部演算の際に用いる。

【００２５】マルチプレクサ53は、コントローラ18から
の指示に従って前件部演算の際にはＡレジスタ51ａ〜Ｈ
レジスタ51ｈのいずれかが保持する入力変数ｘを、後件
部演算の際にはプログラムカウンタ52のカウント値を選
択して次段のパターンジェネレータ21ａ〜21ｇへ出力す
る。上記のような構成にあって、その動作は次に示すよ
うになる。

【００２６】電源をオンし、基本入出力オペレーティン
グシステムを処理する際に、図示しないＣＰＵはルール
メモリ19にＯＰコード化されたファジィルールを書込
み、上記ファジィチップ10内部のメンバシップ関数発生
回路12のパターンジェネレータ21ａ〜21ｇに発生させた
いメンバシップ関数のパラメータを入力変数ｘとして書
込む。このとき、ＣＰＵバス11からレジスタ42を介して
コントローラ18にスタートアドレスが入力されると、コ
ントローラ18はこれをトリガとして起動し、まずパター
ンジェネレータ21ａ〜21ｇに前件部のメンバシップ関数
の指定を行なう。これらパターンジェネレータ21ａ〜21
ｇはそれぞれ、８つの座標データを入力することで自動
的にメンバシップ関数を発生する。

【００２７】これはすなわち、パターンジェネレータ21
ａ〜21ｇ内において、保持されるメンバシップ関数の座
標と上記入力変数回路22を介して入力される入力変数ｘ
とを比較判断させることでメンバシップ関数の形を１つ
決定すると共に、入力変数ｘがそのメンバシップ関数の
どの座標範囲に含まれているかを判断し、その判断結果
に応じて入力変数ｘに対する出力値ｙが求められる。求
められた出力値ｙは、次段のωレジスタ23ｂ，23ｄ，23
ｆ，23ｈ，23ｊ，23ｌ，23ｎ、マルチプレクサ24、前件
部演算回路25及びＣＰＵバス11に出力される。

【００２８】上記のように入力変数回路22を介してパタ
ーンジェネレータ21ａ〜21ｇで入力値に対する度合い値
を出力させ、これを前件部演算回路25内のレジスタに保
持させる。この行程は前件部のメンバシップ関数の数だ
け繰返される。

【００２９】前件部演算回路25においては、入力された
度合い値により逐次ファジィルールに従ってそのルール
の中の最小値を求め、コントローラ18からの制御信号が
入力されると、この制御信号によりメンバシップ関数の
度合い値を選択して８変数それぞれのメンバシップ値の
最小値を求める。これらの動作は、後件部のラベルが同
じ場合に最大値を求めることにより、１つのルールにま
とめるための作業として行なわれるものである。もし後
件部のラベルが異なったルールの場合、コントローラ18
からクリア信号が入力されてその内容がクリアされる。
また、このクリア信号により再び書込み動作を始めから
やりなおすことなり、以後同様の動作を繰返す。以上の
ようにして得られた前件部の演算結果はそのままωレジ
スタ23ａ，23ｃ，23ｅ，23ｇ，23ｉ，23ｋ，23ｍに保持
される。

【００３０】そして、上記ωレジスタ23ｂ，23ｄ，23
ｆ，23ｈ，23ｊ，23ｌ，23ｎの保持するメンバシップ関
数とωレジスタ23ａ，23ｃ，23ｅ，23ｇ，23ｉ，23ｋ，
23ｍの保持する前件部の演算結果とがＭＩＮ演算回路26
ａ〜26ｇに読出される。ＭＩＮ演算回路26ａ〜26ｇはそ
れぞれ、ωレジスタ23ａと23ｂ、23ｃと23ｄ、23ｅと23
ｆ、23ｇと23ｈ、23ｉと23ｊ、23ｋと23ｌ、23ｍと23ｎ
に保持される前件部演算結果と１０ビット、１０２４の
メンバシップ関数とを合成して最小値を求め、求めた最
小値データをＭＡＸ演算回路28に送出する。ＭＡＸ演算
回路28では、ＭＩＮ演算回路26ａ〜26ｇから送られてく
る最小値データ中の最大値を求め、その最大値データを
レジスタ29を介してマルチプレクサ27へ出力する。マル
チプレクサ27では、コントローラ18の制御指令によりＭ
ＡＸ演算回路28からの最大値データとωレジスタ23ａ，
23ｃ，23ｅ，23ｇ，23ｉ，23ｋ，23ｍからの前件部演算
結果のいずれか１つを選択して加算回路30及び乗算回路
31に出力する。

【００３１】しかして、一方の加算回路30とマルチプレ
クサ32、レジスタ33及びレジスタ34により面積データを
求め、他方の乗算回路31とレジスタ37、マルチプレクサ
39、加算回路38及びレジスタ40によりモーメント（高
さ）データを求めて、これら面積データ、モーメント
（高さ）データとを用いて除算回路35で重心データを求
め、レジスタ41に格納してＣＰＵバス11へ出力するよう
にしたものである。この重心データを求めることによ
り、精度の高いファジィ制御の実行を可能とすることが
できる。

【００３２】上記のような１チップ化したファジィ推論
装置にあって、ファジィ推論が確実に動作可能か否かの
診断を行なう場合には、上述した如く、例えば入力変数
回路22のＡレジスタ51ａ〜Ｈレジスタ51ｈにテスト用の
入力変数ｘをＣＰＵより与えてファジィ演算を実行さ
せ、得られた演算結果をＣＰＵが予め用意しておいた演
算結果の期待値と比較判定するという手法を採ってい
た。

【００３３】

【発明が解決しようとする課題】上記のようにファジィ
演算に関する機能の診断をファジィ演算装置の外部で行
なうため、外部との間で各種データの転送を行わなけれ
ばならず、各種データの転送と診断の実行を行なってい
る間は該外部システム、特にＣＰＵが他の処理を中断し
なければならないという問題があった。

【００３４】本発明は上記のような実情に鑑みてなされ
たもので、その目的とするところは、外部のシステムへ
の影響を与えずにファジィ演算機能の診断を実行可能な
ファジィ推論装置を提供することにある。

【００３５】

【課題を解決するための手段及び作用】すなわち本発明
は、ファジィ推論による演算を実行するファジィ演算部
と、このファジィ演算部で得られる演算結果の期待値を
保持するレジスタと、自己診断処理の実行時に上記ファ
ジィ演算部に対して診断用のファジィ演算を実行させる
一方、上記レジスタに対して期待値の保持を指示する制
御部と、上記ファジィ演算部で得られる診断用の演算結
果と上記レジスタで保持される期待値とを比較判定する
比較器とを１チップ化するようにしたもので、外部シス
テムからは制御部への診断の開始を指示する制御信号と
レジスタへの期待値データとを入力するのみで、診断の
判定はファジィ演算部に併設した回路で行なうために、
診断に要する外部システムとの間のデータ転送を大幅に
低減し、外部システムへの影響を最小限に抑えることが
できる。

【００３６】

【実施例】以下図面を参照して本発明の一実施例を説明
する。

【００３７】図１は上記図４及び図５で示した入力変数
回路22に代わる入力変数回路61の詳細な回路構成を示す
ものであり、図５と同一部分には同一符号を付してその
説明は省略する。

【００３８】すなわち、入力変数回路61は、Ａレジスタ
51ａ〜Ｈレジスタ51ｈ、プログラムカウンタ52、マルチ
プレクサ53、Ａ定数設定部62ａ〜Ｈ定数設定部62ｈ及び
マルチプレクサ63ａ〜63ｈから構成される。

【００３９】Ａレジスタ51ａ〜Ｈレジスタ51ｈの保持す
るそれぞれ１０ビットの入力変数ｘはマルチプレクサ63
ａ〜63ｈを介してマルチプレクサ53に送出される。ま
た、マルチプレクサ63ａ〜63ｈにはそれぞれ、Ａ定数設
定部62ａ〜Ｈ定数設定部62ｈに予め設定されているファ
ジィ演算の自己診断テストモードで用いる１０ビットの
テスト用のＡ〜Ｈの定数も入力されている。

【００４０】しかして、通常のファジィ演算時には、マ
ルチプレクサ63ａ〜63ｈはそれぞれＡレジスタ51ａ〜Ｈ
レジスタ51ｈの保持する１０ビットの入力変数ｘを選択
してマルチプレクサ53へ出力する。そのため、マルチプ
レクサ53では前件部演算の際にＡレジスタ51ａ〜Ｈレジ
スタ51ｈのいずれかが保持する入力変数ｘを、後件部演
算の際にプログラムカウンタ52のカウント値を選択して
次段へ出力する。

【００４１】また、自己診断テストモード時には、スタ
ート信号に基づいてマルチプレクサ63ａ〜63ｈはそれぞ
れＡ定数設定部62ａ〜Ｈ定数設定部62ｈの保持するそれ
ぞれ１０ビットのテスト用定数Ａ〜Ｈを選択してマルチ
プレクサ53へ出力する。そのため、マルチプレクサ53で
はテスト用定数Ａ〜Ｈを選択して次段へ出力する。

【００４２】次に上記図４のレジスタ41に付加する回路
を図２に示す。上記図４においてレジスタ41は、除算回
路35で得た１０ビットの重心データをファジィ推論の結
果として格納保持し、ＣＰＵバス11を介してＣＰＵへ出
力するだけのものであるが、本発明の実施例では図２に
示すようにこのレジスタ41の保持する重心データをＣＰ
Ｕバス11へ出力すると共に、アンド回路71へも出力す
る。このアンド回路71は、自己診断テストモード時にオ
ンとなるスタート信号によりゲート制御され、レジスタ
41の上記保持出力を比較器72へ送出する。この比較器72
にはまた、同じく自己診断テストモード時にオンとなる
スタート信号によりゲート制御されるアンド回路73を介
して期待値設定部74からの期待値データが入力される。
比較器72は、レジスタ41からアンド回路71を介して入力
される重心データと期待値設定部74からアンド回路73を
介して入力される期待値データとを比較演算し、その判
断結果をチップ10外のＣＰＵへ出力する。

【００４３】上記のような構成にあって、通常のファジ
ィ演算の動作は上記図３乃至図５で説明した通りである
ので、自己診断定数とモード時の動作について以下に述
べる。

【００４４】ＣＰＵが自己診断テスト用のルールの記憶
されているルールメモリ19のスタートアドレスをＣＰＵ
バス11を介してチップ10内のコントローラ18に書込む
と、これが自己診断のスタート信号となり、コントロー
ラ18はルールメモリ19からＯＰコード化された自己診断
テスト用のルールデータを順次読出してくる。

【００４５】すなわちコントローラ18はまず、度合い計
算用のＯＰコードが読込まれた時点で前件部メンバシッ
プ関数のパラメータをメンバシップ関数発生回路12であ
るパターンジェネレータ21ａ〜21ｇに切換える。そし
て、入力変数回路61においてＡ定数設定部62ａ〜Ｈ定数
設定部62ｈに予め設定されている自己診断テスト用の８
つの定数Ａ〜Ｈをマルチプレクサ63ａ〜63ｈ、マルチプ
レクサ53を介して出力させ、その度合い値を求めて前件
部演算回路25に格納させる。

【００４６】次に前件部演算のＯＰコードを読込むとコ
ントローラ18は、前件部演算回路25でファジィルールに
合わせてそのルールの前件部の度合い値の中の最小値を
求め、各後件部のメンバシップ関数に適応させる値を前
件部演算結果レジスタであるωレジスタ23ａ，23ｃ，23
ｅ，23ｇ，23ｉ，23ｋ，23ｍに保持させる。

【００４７】次いでコントローラ18は、後件部演算のＯ
Ｐコードを読込んで後件部用のメンバシップ関数に切換
えると共に、入力変数回路61内においてもプログラムカ
ウンタ52のカウント値をマルチプレクサ53で選択出力さ
せる。

【００４８】プログラムカウンタ52の１０ビットのカウ
ント値がパターンジェネレータ21ａ〜21ｇに入り、ωレ
ジスタ23ｂ，23ｄ，23ｆ，23ｈ，23ｊ，23ｌ，23ｎを介
してＭＩＮ演算回路26ａ〜26ｇに読出されると、ＭＩＮ
演算回路26ａ〜26ｇはωレジスタ23ａ，23ｃ，23ｅ，23
ｇ，23ｉ，23ｋ，23ｍの保持する前件部の演算結果とで
それぞれ最小値を求め、求めた最小値データをＭＡＸ演
算回路28に送出する。

【００４９】ＭＡＸ演算回路28では、ＭＩＮ演算回路26
ａ〜26ｇから送られてくる最小値データ中の最大値を求
め、その最大値データをレジスタ29を介してマルチプレ
クサ27へ出力する。マルチプレクサ27では、コントロー
ラ18の制御指令によりＭＡＸ演算回路28からの最大値デ
ータとωレジスタ23ａ，23ｃ，23ｅ，23ｇ，23ｉ，23
ｋ，23ｍからの前件部演算結果のいずれか１つを選択し
て加算回路30及び乗算回路31に出力する。

【００５０】しかして、一方の加算回路30とマルチプレ
クサ32、レジスタ33及びレジスタ34により面積データを
求め、他方の乗算回路31とレジスタ37、マルチプレクサ
39、加算回路38及びレジスタ40によりモーメント（高
さ）データを求めて、これら面積データ、モーメント
（高さ）データとを用いて除算回路35で重心データを求
め、レジスタ41に格納するようにしたものである。

【００５１】ここで、レジスタ41の保持する重心データ
は上記図２に示す如くアンド回路71を介して比較器72に
入力され、一方、上記Ａ定数設定部62ａ〜Ｈ定数設定部
62ｈに設定されている定数Ａ〜Ｈを用いたファジィ演算
により導き出されるべき期待値が設定されている期待値
設定部74から期待値データがアンド回路73を介して比較
器72に入力される。比較器72はこれら両データを比較判
断し、両データが等しければこのチップ10は正常である
としてそのまま待機し、異なった場合は異常であるとし
てＣＰＵに割込み信号を送出する。

【００５２】上記のように自己診断機能をチップ10内に
設けたことにより、下記に示す如くファジィ推論の診断
を行なう際のチップ10外のＣＰＵとのデータの送受を大
幅に提言することができる。すなわち、一般に自己診断
機能を有していないファジィ推論チップでのデータ転送
回数を、 自己診断させるまでの設定回数 ９回、 演算結果の読出し １回、 期待値との比較 １回 とする。ＣＰＵに８０８６（インテル社）を使用した場
合のクロック数に換算すると、１回の転送につき２５ク
ロックを要するので、 自己診断させるまでの設定回数 ９回×２５＝２２５、 演算結果の読出し １回×２５＝２５、 となり、また、期待値との比較を行なうためのプログラ
ムは最低でも３０クロックを要するので、 期待値との比較 １回×３０＝３０ となり、計２８０クロックが必要となる。この間、ＣＰ
Ｕは他のジョブを行なうことができないこととなる。

【００５３】これに対して、上述した本発明の自己診断
機能を有する構成とすれば、全部でも２５クロックで済
み、この２５クロックの転送後はＣＰＵが他のジョブを
実行することができるようになるので、ＣＰＵへの負担
を大幅に軽減することができる。

【００５４】

【発明の効果】以上詳記した如く本発明によれば、ファ
ジィ推論による演算を実行するファジィ演算部と、この
ファジィ演算部で得られる演算結果の期待値を保持する
レジスタと、自己診断処理の実行時に上記ファジィ演算
部に対して診断用のファジィ演算を実行させる一方、上
記レジスタに対して期待値の保持を指示する制御部と、
上記ファジィ演算部で得られる診断用の演算結果と上記
レジスタで保持される期待値とを比較判定する比較器と
を１チップ化するようにしたので、外部システムからは
制御部への診断の開始を指示する制御信号とレジスタへ
の期待値データとを入力するのみで、診断の判定はファ
ジィ演算部に併設した回路で行なうために、診断に要す
る外部システムとの間のデータ転送を大幅に低減し、外
部システムへの影響を最小限に抑えることが可能なファ
ジィ推論装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る入力変数回路内の詳細
な回路構成を示すブロック図。

【図２】本発明の一実施例に係る出力結果レジスタ周辺
の回路構成を示すブロック図。

【図３】従来の１チップ化したファジィ推論回路の機能
構成を示すブロック図。

【図４】図３のチップ10内の具体的な回路構成を示すブ
ロック図。

【図５】図４の入力変数回路内の詳細な回路構成を示す
ブロック図。

【符号の説明】

11…ＣＰＵバス、12…メンバシップ関数発生回路、13…
前件部度合い計算回路、14…レジスタ、15…ＭＩＮ演算
回路、16…ＭＡＸ演算部、17…重心演算回路、18…コン
トローラ、19…ルールメモリ、21ａ〜21ｇ…パターンジ
ェネレータ（ＰＧ）、22，61…入力変数回路、23ａ〜23
ｎ…ωレジスタ、24，27，32，39，53，63ａ〜63ｈ…マ
ルチプレクサ（ＭＵＸ）、25…前件部演算回路、26ａ〜
26ｇ…ＭＩＮ演算回路（ＭＩＮ）、28…ＭＡＸ演算回路
（ＭＡＸ）、29，33，34，37，40〜43…レジスタ（ＲＥ
Ｇ）、30，38…加算回路（ＡＤＤ）、31…乗算回路（Ｍ
ＵＬ）、35…除算回路（ＤＩＶ）、36…カウンタ、51ａ
〜51ｈ（入力変数）レジスタ、52…プログラムカウン
タ、62ａ〜62ｈ…定数設定部、71，73…アンド回路、72
…比較器、74…期待値設定部。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ファジィ推論による演算を実行するファ
   ジィ演算手段と、 このファジィ演算手段で得られる演算結果の期待値を保
   持する保持手段と、 自己診断処理の実行時に上記ファジィ演算手段に対して
   診断用のファジィ演算を実行させる一方、上記保持手段
   に対して期待値の保持を指示する制御手段と、 上記ファジィ演算手段で得られる診断用の演算結果と上
   記保持手段で保持される期待値とを比較判定する比較手
   段とを同一集積回路内に構成したことを特徴とするファ
   ジィ推論装置。