JPH0546391A - パイプライン演算制御方式 - Google Patents
パイプライン演算制御方式Info
- Publication number
- JPH0546391A JPH0546391A JP3199551A JP19955191A JPH0546391A JP H0546391 A JPH0546391 A JP H0546391A JP 3199551 A JP3199551 A JP 3199551A JP 19955191 A JP19955191 A JP 19955191A JP H0546391 A JPH0546391 A JP H0546391A
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- Japan
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- processing
- register
- arithmetic
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Abstract
(57)【要約】
【目的】 パイプライン制御において分割処理を実行す
る際に、ハードウェアを増加させずに、演算異常時のデ
ータ回復を可能とする。 【構成】 １回の演算処理では完結できない処理ＡＣを
前半と後半との２回の演算処理ＡＢ，ＢＣに分けて実行
する際に、前半の演算処理ＡＢの演算結果Ｂをレジスタ
に書き込む前のタイミングにおいてソースレジスタの内
容Ａをレジスタ間でコピーする処理を追加実行し、前半
の処理または後半の処理のいずれで異常が発生した場合
にも、その異常が発生した処理以降のレジスタ更新を禁
止することにより、いずれの演算処理において異常が発
生しても、元のデータを保存しておいてデータの回復に
利用できるようにする。
る際に、ハードウェアを増加させずに、演算異常時のデ
ータ回復を可能とする。 【構成】 １回の演算処理では完結できない処理ＡＣを
前半と後半との２回の演算処理ＡＢ，ＢＣに分けて実行
する際に、前半の演算処理ＡＢの演算結果Ｂをレジスタ
に書き込む前のタイミングにおいてソースレジスタの内
容Ａをレジスタ間でコピーする処理を追加実行し、前半
の処理または後半の処理のいずれで異常が発生した場合
にも、その異常が発生した処理以降のレジスタ更新を禁
止することにより、いずれの演算処理において異常が発
生しても、元のデータを保存しておいてデータの回復に
利用できるようにする。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＰＵのパイプライ
ン演算制御方式に関する。
ン演算制御方式に関する。
【０００２】
【従来の技術】従来、ＣＰＵによってある演算処理Ａを
実行する場合、他の演算処理Ｂと演算処理Ｃとの組み合
わせで実行することがある。例えば、ソースレジスタと
デスティネーションレジスタをＣＰＵ内のレジスタに限
定した型変換処理、 ＣＯＮＶａＴＯｃ ％ｒ（ｍ），％（ｎ）…レジスタ
（ｍ）の変数型Ａのデータを変数型Ｃに変えてレジスタ
（ｎ）に書き込む処理を、 ＣＯＮＶａＴＯｂ ％ｒ（ｍ），％ｒ（ｎ） と、 ＣＯＮＶｂＴＯｃ ％ｒ（ｎ），％ｒ（ｎ） との等価な２回の処理で行なう場合がある。
実行する場合、他の演算処理Ｂと演算処理Ｃとの組み合
わせで実行することがある。例えば、ソースレジスタと
デスティネーションレジスタをＣＰＵ内のレジスタに限
定した型変換処理、 ＣＯＮＶａＴＯｃ ％ｒ（ｍ），％（ｎ）…レジスタ
（ｍ）の変数型Ａのデータを変数型Ｃに変えてレジスタ
（ｎ）に書き込む処理を、 ＣＯＮＶａＴＯｂ ％ｒ（ｍ），％ｒ（ｎ） と、 ＣＯＮＶｂＴＯｃ ％ｒ（ｎ），％ｒ（ｎ） との等価な２回の処理で行なう場合がある。
【０００３】一方、演算処理で演算異常が生起されたと
きに、どのレジスタの内容をも書き換えてはならない方
式のＣＰＵでは、上記の後半の処理 ＣＯＮＶｂＴＯｃ ％ｒ（ｎ），％ｒ（ｎ） と等価な処理で異常が発生したときには、すでにレジス
タ（ｍ）は書き換えられており、元のデータへの回復が
できない。
きに、どのレジスタの内容をも書き換えてはならない方
式のＣＰＵでは、上記の後半の処理 ＣＯＮＶｂＴＯｃ ％ｒ（ｎ），％ｒ（ｎ） と等価な処理で異常が発生したときには、すでにレジス
タ（ｍ）は書き換えられており、元のデータへの回復が
できない。
【０００４】そこで、これを避けるためには、演算の中
間処理結果を保持する特別のレジスタを設けるようにし
ていた。
間処理結果を保持する特別のレジスタを設けるようにし
ていた。
【０００５】
【発明が解決しようとする課題】以上のように従来のＣ
ＰＵのパイプライン演算制御方式では、パイプライン制
御方式で演算処理を行なうＣＰＵで、１回の演算処理で
は完結できない処理ＡＣを処理ＡＢと処理ＢＣとの２回
の演算処理に分けて実行する場合に、後半の処理で異常
が発生したときには元のデータへの回復ができないた
め、これを避けるためには、演算の中間処理結果を保持
する特別のレジスタを設けるようにしていたが、このよ
うにすることによって、ハードウェアの構成点数が増加
する問題点があった。
ＰＵのパイプライン演算制御方式では、パイプライン制
御方式で演算処理を行なうＣＰＵで、１回の演算処理で
は完結できない処理ＡＣを処理ＡＢと処理ＢＣとの２回
の演算処理に分けて実行する場合に、後半の処理で異常
が発生したときには元のデータへの回復ができないた
め、これを避けるためには、演算の中間処理結果を保持
する特別のレジスタを設けるようにしていたが、このよ
うにすることによって、ハードウェアの構成点数が増加
する問題点があった。
【０００６】この発明は、このような従来の問題点に鑑
みなされたもので、パイプライン制御方式の演算装置の
特性を利用し、特別なハードウェアを追加することな
く、演算異常発生時には元のデータを保存しておくこと
ができ、データの回復が容易なパイプライン演算制御方
式を提供することを目的とする。
みなされたもので、パイプライン制御方式の演算装置の
特性を利用し、特別なハードウェアを追加することな
く、演算異常発生時には元のデータを保存しておくこと
ができ、データの回復が容易なパイプライン演算制御方
式を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明は、１回の演算
処理では完結できない処理を前半と後半との２回の演算
処理に分けて実行するパイプライン演算制御方式におい
て、前半の処理の演算結果が書き込まれる前にソースレ
ジスタの旧データを読み出し、後半の処理が開始された
後に旧データのレジスタ間コピーを完了するタイミング
においてソースレジスタの内容をレジスタ間でコピーす
る処理を追加実行し、前記前半の処理または後半の処理
のいずれで異常が発生した場合にも、その異常が発生し
た処理以降のレジスタ更新を禁止することを特徴とす
る。
処理では完結できない処理を前半と後半との２回の演算
処理に分けて実行するパイプライン演算制御方式におい
て、前半の処理の演算結果が書き込まれる前にソースレ
ジスタの旧データを読み出し、後半の処理が開始された
後に旧データのレジスタ間コピーを完了するタイミング
においてソースレジスタの内容をレジスタ間でコピーす
る処理を追加実行し、前記前半の処理または後半の処理
のいずれで異常が発生した場合にも、その異常が発生し
た処理以降のレジスタ更新を禁止することを特徴とす
る。
【０００８】
【作用】この発明のＣＰＵのパイプライン制御方式で
は、１回の演算処理では完結できない処理ＡＣを前半と
後半との２回の演算処理ＡＢ，ＢＣに分けて実行する際
に、前半の処理ＡＢの演算結果Ｂが書き込まれる前にソ
ースレジスタの旧データＡを読み出し、後半の処理ＢＣ
が開始された後に旧データＡのレジスタ間コピーを完了
するタイミングにおいてソースレジスタの内容Ａをレジ
スタ間でコピーする処理を追加実行し、前半の処理ＡＢ
または後半の処理ＢＣのいずれで異常が発生した場合に
も、その異常が発生した処理以降のレジスタ更新を禁止
することにより、前後いずれの演算処理において異常が
発生しても、元のデータを保存しておいてデータの回復
に利用できるようにする。
は、１回の演算処理では完結できない処理ＡＣを前半と
後半との２回の演算処理ＡＢ，ＢＣに分けて実行する際
に、前半の処理ＡＢの演算結果Ｂが書き込まれる前にソ
ースレジスタの旧データＡを読み出し、後半の処理ＢＣ
が開始された後に旧データＡのレジスタ間コピーを完了
するタイミングにおいてソースレジスタの内容Ａをレジ
スタ間でコピーする処理を追加実行し、前半の処理ＡＢ
または後半の処理ＢＣのいずれで異常が発生した場合に
も、その異常が発生した処理以降のレジスタ更新を禁止
することにより、前後いずれの演算処理において異常が
発生しても、元のデータを保存しておいてデータの回復
に利用できるようにする。
【０００９】すなわち、いま、１つの演算処理として型
Ａから型Ｃへの変換処理 ＣＯＮＶａＴＯｃ ％ｒ（ｍ），％ｒ（ｎ） を実行する場合、 ＣＯＮＶａＴＯｂ ％ｒ（ｍ），％ｒ（ｎ）…型Ａから型Ｂへの変換処理 ＭＯＶＥ ％ｒ（ｎ），％ｒ（ｎ）…レジスタ間のデータ転送 ＣＯＮＶｂＴＯｃ ％ｒ（ｎ），％ｒ（ｎ）…型Ｂから型Ｃへの変換処理 の等価な処理の組み合わせによって実現する。そして、
この場合に、ＭＯＶＥというデータの値、演算結果情報
（コンディションコード）を変化させず、演算異常を生
起することもない処理を、前半の処理ＣＯＮＶａＴＯｂ
％ｒ（ｍ），％ｒ（ｎ）が完了してレジスタにその演
算結果が書き込まれる前のタイミングに開始し、後半の
処理ＣＯＮＶｂＴＯｃ ％ｒ（ｎ），％ｒ（ｎ）が終了
する前に終了するように制御する。
Ａから型Ｃへの変換処理 ＣＯＮＶａＴＯｃ ％ｒ（ｍ），％ｒ（ｎ） を実行する場合、 ＣＯＮＶａＴＯｂ ％ｒ（ｍ），％ｒ（ｎ）…型Ａから型Ｂへの変換処理 ＭＯＶＥ ％ｒ（ｎ），％ｒ（ｎ）…レジスタ間のデータ転送 ＣＯＮＶｂＴＯｃ ％ｒ（ｎ），％ｒ（ｎ）…型Ｂから型Ｃへの変換処理 の等価な処理の組み合わせによって実現する。そして、
この場合に、ＭＯＶＥというデータの値、演算結果情報
（コンディションコード）を変化させず、演算異常を生
起することもない処理を、前半の処理ＣＯＮＶａＴＯｂ
％ｒ（ｍ），％ｒ（ｎ）が完了してレジスタにその演
算結果が書き込まれる前のタイミングに開始し、後半の
処理ＣＯＮＶｂＴＯｃ ％ｒ（ｎ），％ｒ（ｎ）が終了
する前に終了するように制御する。
【００１０】こうすることによって、前半の処理で異常
が発生した場合にも後半の処理で異常が発生した場合に
も、このＭＯＶＥ処理により転送されたレジスタの内容
を読み出すことにより元のデータを知ることができるよ
うになる。
が発生した場合にも後半の処理で異常が発生した場合に
も、このＭＯＶＥ処理により転送されたレジスタの内容
を読み出すことにより元のデータを知ることができるよ
うになる。
【００１１】
【実施例】以下、この発明の実施例を図に基づいて詳説
する。
する。
【００１２】図１は３サイクルのパイプライン制御演算
を行なうＣＰＵの構成を示しており、ソースレジスタと
もデスティネーションレジスタともなるレジスタファイ
ル１と、このレジスタファイル１から読み出したソース
データを一時的に保持するラッチ２と、演算器３と、こ
の演算器３によって実行された演算結果を一時的に保持
するラッチ４と、マシンサイクルのタイミングを制御す
る制御回路５から構成されている。
を行なうＣＰＵの構成を示しており、ソースレジスタと
もデスティネーションレジスタともなるレジスタファイ
ル１と、このレジスタファイル１から読み出したソース
データを一時的に保持するラッチ２と、演算器３と、こ
の演算器３によって実行された演算結果を一時的に保持
するラッチ４と、マシンサイクルのタイミングを制御す
る制御回路５から構成されている。
【００１３】そして、このＣＰＵでは、第１サイクルに
おいてレジスタファイル１からソースデータを読み出し
てラッチ２に保持し、第２サイクルにおいて演算器３に
よって演算を行ない、その結果をラッチ４に保持し、第
３サイクルにおいてラッチ４に保持されている演算結果
をレジスタファイル１に書き戻す手順で、演算処理を行
なう。
おいてレジスタファイル１からソースデータを読み出し
てラッチ２に保持し、第２サイクルにおいて演算器３に
よって演算を行ない、その結果をラッチ４に保持し、第
３サイクルにおいてラッチ４に保持されている演算結果
をレジスタファイル１に書き戻す手順で、演算処理を行
なう。
【００１４】次に、このＣＰＵを用いて型Ａから型Ｃへ
のデータ変換処理を行なう際のパイプライン演算制御方
式の実施例を説明する。
のデータ変換処理を行なう際のパイプライン演算制御方
式の実施例を説明する。
【００１５】図２に示すように、処理ＡＣを処理ＡＢ，
ＢＣの２回に分けて実行する場合、次の３つの処理を所
定のタイミングにおいて順次実行する。
ＢＣの２回に分けて実行する場合、次の３つの処理を所
定のタイミングにおいて順次実行する。
【００１６】 処理（１）：ＣＯＮＶａＴＯｂ ％ｒ（ｍ），％ｒ（ｎ） 処理（２）：ＭＯＶＥ ％ｒ（ｎ），％ｒ（ｎ） 処理（３）：ＣＯＮＶｂＴＯｃ ％ｒ（ｎ），％ｒ（ｎ） まず、サイクル（Ａ）で処理（１）が指定されると、サ
イクル（Ａ）でソースデータａのレジスタリード、サイ
クル（Ｂ）で演算、サイクル（Ｃ）で演算結果としての
新データｂのレジスタライトが行なわれ、デスティネー
ションレジスタとなるレジスタファイル１はサイクル
（Ｄ）から新データｂを保持するようになる。
イクル（Ａ）でソースデータａのレジスタリード、サイ
クル（Ｂ）で演算、サイクル（Ｃ）で演算結果としての
新データｂのレジスタライトが行なわれ、デスティネー
ションレジスタとなるレジスタファイル１はサイクル
（Ｄ）から新データｂを保持するようになる。
【００１７】そこで、新データｂが書き込まれる前のタ
イミングであるサイクル（Ｂ）またはサイクル（Ｃ）に
おいて、処理（２）が指定されると、レジスタファイル
１にはまだ旧データａが保持されているために、この旧
データａが読み出され、その後、処理（２）の終了する
タイミングであるサイクル（Ｅ）またはサイクル（Ｆ）
でデスティネーションレジスタとなるレジスタファイル
１が再び旧データａに書き戻されることになる。
イミングであるサイクル（Ｂ）またはサイクル（Ｃ）に
おいて、処理（２）が指定されると、レジスタファイル
１にはまだ旧データａが保持されているために、この旧
データａが読み出され、その後、処理（２）の終了する
タイミングであるサイクル（Ｅ）またはサイクル（Ｆ）
でデスティネーションレジスタとなるレジスタファイル
１が再び旧データａに書き戻されることになる。
【００１８】一方、処理（３）は、サイクル（Ｄ）のタ
イミング（このタイミングでは、ソースレジスタとなる
レジスタファイル１は、処理（１）による演算結果とし
ての新データｂが書き込まれており、しかも、このレジ
スタファイル１に保持されていた旧データａは処理
（２）によって読み出されているために、処理（２）に
用いるデータは旧データａのままである）において指定
することにより、処理（１）の演算結果ｂを読み出し
て、サイクル（Ｆ）でレジスタファイル１にこの演算結
果である新データｃを書き込む。
イミング（このタイミングでは、ソースレジスタとなる
レジスタファイル１は、処理（１）による演算結果とし
ての新データｂが書き込まれており、しかも、このレジ
スタファイル１に保持されていた旧データａは処理
（２）によって読み出されているために、処理（２）に
用いるデータは旧データａのままである）において指定
することにより、処理（１）の演算結果ｂを読み出し
て、サイクル（Ｆ）でレジスタファイル１にこの演算結
果である新データｃを書き込む。
【００１９】このような手順によってパイプライン制御
演算を行なうことにより、演算異常が発生するのは、処
理（１）または処理（３）であり、処理（２）では発生
しないので、演算異常が発生した処理以降のレジスタ更
新を禁止するだけで、処理（１）、処理（３）のいずれ
で異常が発生しても元のデータを保存することができ
る。
演算を行なうことにより、演算異常が発生するのは、処
理（１）または処理（３）であり、処理（２）では発生
しないので、演算異常が発生した処理以降のレジスタ更
新を禁止するだけで、処理（１）、処理（３）のいずれ
で異常が発生しても元のデータを保存することができ
る。
【００２０】すなわち、処理（１）で演算異常が発生す
れば、この処理（１）が終了するまではソースレジスタ
としてのレジスタファイル１の内容は旧データａのまま
であるために、このレジスタファイル１の内容を読み出
すことによりデータの回復ができる。一方、処理（３）
で演算異常が発生すれば、この処理（３）が開始された
後に処理（２）によってＭＯＶＥ処理が行われていてソ
ースレジスタであるレジスタファイル１の内容は旧デー
タａに書き替えられているため、この場合にもレジスタ
ファイル１の内容を読み出すことによってデータの回復
ができるのである。
れば、この処理（１）が終了するまではソースレジスタ
としてのレジスタファイル１の内容は旧データａのまま
であるために、このレジスタファイル１の内容を読み出
すことによりデータの回復ができる。一方、処理（３）
で演算異常が発生すれば、この処理（３）が開始された
後に処理（２）によってＭＯＶＥ処理が行われていてソ
ースレジスタであるレジスタファイル１の内容は旧デー
タａに書き替えられているため、この場合にもレジスタ
ファイル１の内容を読み出すことによってデータの回復
ができるのである。
【００２１】
【発明の効果】以上のようにこの発明によれば、１つの
処理を２回に分けて実行する場合に、前半の処理の演算
結果がデスティネーションレジスタに書き込まれる前に
ソースレジスタの旧データを読み出し、後半の処理が開
始された後に旧データのレジスタ間コピーを完了するタ
イミングにおいてソースレジスタの旧データのレジスタ
間コピー処理を追加実行するようにしているため、前半
の処理、後半の処理のいずれで演算異常が発生したとし
ても、その異常発生以降のレジスタ更新を禁止すること
により、異常発生時にはソースレジスタに常に旧データ
が保持されていることになり、データ回復を容易に行な
うことができ、しかも、この処理のためになんらハード
ウェアの構成要素を増加させる必要がない。
処理を２回に分けて実行する場合に、前半の処理の演算
結果がデスティネーションレジスタに書き込まれる前に
ソースレジスタの旧データを読み出し、後半の処理が開
始された後に旧データのレジスタ間コピーを完了するタ
イミングにおいてソースレジスタの旧データのレジスタ
間コピー処理を追加実行するようにしているため、前半
の処理、後半の処理のいずれで演算異常が発生したとし
ても、その異常発生以降のレジスタ更新を禁止すること
により、異常発生時にはソースレジスタに常に旧データ
が保持されていることになり、データ回復を容易に行な
うことができ、しかも、この処理のためになんらハード
ウェアの構成要素を増加させる必要がない。
【図１】この発明の一実施例を実行するＣＰＵのブロッ
ク図。
ク図。
【図２】この発明の一実施例の演算処理手順を示すフロ
ーチャート。
ーチャート。
１ レジスタファイル（ＲＥＧ） ２ ラッチ（Ｒｓ） ３ 演算器（ＡＬＵ） ４ ラッチ（Ｒｄ） ５ 制御回路（ＣＮＴ） （１） ＣＯＮＶ処理 （２） ＭＯＶＥ処理 （３） ＣＯＮＶ処理 Ａ，Ｂ，Ｃ，… マシンサイクル ＣＬＫ クロック信号 ｃｔｒｌ 処理
Claims (1)
- 【請求項１】 １回の演算処理では完結できない処理を
前半と後半との２回の演算処理に分けて実行するパイプ
ライン演算制御方式において、 前半の処理の演算結果が書き込まれる前にソースレジス
タの旧データを読み出し、後半の処理が開始された後に
旧データのレジスタ間コピーを完了するタイミングにお
いてソースレジスタの旧データのレジスタ間コピー処理
を追加実行し、前記前半の処理または後半の処理のいず
れで異常が発生した場合にも、その異常が発生した処理
以降のレジスタ更新を禁止することを特徴とするパイプ
ライン演算制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3199551A JPH0546391A (ja) | 1991-08-08 | 1991-08-08 | パイプライン演算制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3199551A JPH0546391A (ja) | 1991-08-08 | 1991-08-08 | パイプライン演算制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0546391A true JPH0546391A (ja) | 1993-02-26 |
Family
ID=16409712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3199551A Pending JPH0546391A (ja) | 1991-08-08 | 1991-08-08 | パイプライン演算制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0546391A (ja) |
-
1991
- 1991-08-08 JP JP3199551A patent/JPH0546391A/ja active Pending
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