JPH0545101B2 - - Google Patents
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- JPH0545101B2 JPH0545101B2 JP61170636A JP17063686A JPH0545101B2 JP H0545101 B2 JPH0545101 B2 JP H0545101B2 JP 61170636 A JP61170636 A JP 61170636A JP 17063686 A JP17063686 A JP 17063686A JP H0545101 B2 JPH0545101 B2 JP H0545101B2
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- JP
- Japan
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- circuit
- frequency
- output
- discrimination
- frequency divider
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Links
- 230000010355 oscillation Effects 0.000 claims description 12
- 238000001514 detection method Methods 0.000 claims description 10
- 238000004364 calculation method Methods 0.000 claims description 4
- 238000013500 data storage Methods 0.000 claims description 4
- 230000000630 rising effect Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は、トランシーバ等の無線機器におい
て、局部発振周波数信号、あるいは、搬送波信号
を得るために使用されるPLL回路のアンロツク
検出回路に関する。
て、局部発振周波数信号、あるいは、搬送波信号
を得るために使用されるPLL回路のアンロツク
検出回路に関する。
(ロ) 従来の技術
送信機器等において送信用キヤリアをPLL回
路で作成するものでは、PLLがアンロツク状態
で電波を送ると規定外の周波数を送出してしまう
ことになり問題となる。また、電子同調ラジオ等
の受信器においても、チヤンネルを切換えたとき
PLLがアンロツク状態にあると放送局が在るに
も拘わらず局検出信号が出ず、特にオートサーチ
等で局を見のがす危惧がある。そこで、PLLが
アンロツク状態にあるか否かを検出する回路が必
要であり、従来は、基準分周回路の任意の出力段
から分周出力を取り出し、その出力パルスの幅を
基準として、位相比較回路からの位相差信号を弁
別するアンロツク検出回路が使用されている。
路で作成するものでは、PLLがアンロツク状態
で電波を送ると規定外の周波数を送出してしまう
ことになり問題となる。また、電子同調ラジオ等
の受信器においても、チヤンネルを切換えたとき
PLLがアンロツク状態にあると放送局が在るに
も拘わらず局検出信号が出ず、特にオートサーチ
等で局を見のがす危惧がある。そこで、PLLが
アンロツク状態にあるか否かを検出する回路が必
要であり、従来は、基準分周回路の任意の出力段
から分周出力を取り出し、その出力パルスの幅を
基準として、位相比較回路からの位相差信号を弁
別するアンロツク検出回路が使用されている。
上述のアンロツク検出回路は特公昭58−11138
号公報に詳しく記載されている。
号公報に詳しく記載されている。
(ハ) 発明が解決しようとする問題点
しかしながら、従来のアンロツク検出回路は、
CBトランシーバのように使用周波数帯域幅が狭
まく、PLLのループゲインがほぼ一定であり、
機械的振動によるVCO周波数の微動やチヤージ
ポンプ及びローパスフイルタのリーク等によつて
ロツク状態に於ても発生する位相差とチヤンネル
切換えあるいは許容以上の周波数変動による位相
差との区別がつけやすい場合には有効であるが、
多バンドラジオの如くバンド毎にPLLのループ
ゲインが大きく変化する場合には、各バンドに於
いてロツク状態の許容範囲が異なるため、従来の
弁別幅が一定であるアンロツク検出回路では使い
難い欠点があつた。
CBトランシーバのように使用周波数帯域幅が狭
まく、PLLのループゲインがほぼ一定であり、
機械的振動によるVCO周波数の微動やチヤージ
ポンプ及びローパスフイルタのリーク等によつて
ロツク状態に於ても発生する位相差とチヤンネル
切換えあるいは許容以上の周波数変動による位相
差との区別がつけやすい場合には有効であるが、
多バンドラジオの如くバンド毎にPLLのループ
ゲインが大きく変化する場合には、各バンドに於
いてロツク状態の許容範囲が異なるため、従来の
弁別幅が一定であるアンロツク検出回路では使い
難い欠点があつた。
(ニ) 問題点を解決するための手段
本発明は上述した点に鑑みて為されたものであ
り、基準分周回路から出力される異なる周期のパ
ルスに基き、位相比較回路からの位相差信号をパ
ルス幅弁別する複数の弁別回路と、電圧制御発振
回路の発振周波数等の条件に基いた複数のデータ
を保持するデータ記憶手段と、前記複数の弁別回
路の出力とデータ記憶手段から出力されたデータ
を入力し演算する演算回路を備えたものであり、
PLLのループゲインに対応して弁別幅の異なつ
た弁別結果を選択可能としたものである。
り、基準分周回路から出力される異なる周期のパ
ルスに基き、位相比較回路からの位相差信号をパ
ルス幅弁別する複数の弁別回路と、電圧制御発振
回路の発振周波数等の条件に基いた複数のデータ
を保持するデータ記憶手段と、前記複数の弁別回
路の出力とデータ記憶手段から出力されたデータ
を入力し演算する演算回路を備えたものであり、
PLLのループゲインに対応して弁別幅の異なつ
た弁別結果を選択可能としたものである。
(ホ) 作用
上述の手段によれば、複数の弁別回路は、各々
周期の異なつたパルスによつて位相比較回路から
の位相差信号をパルス幅弁別するため、各々の弁
別回路からは弁別幅の異なつた弁別結果が出力さ
れ、また、PLLのループゲイン等の条件に従つ
てデータ記憶手段から所定のデータが出力され
る。これら各弁別回路からの出力及び所定のデー
タは、演算回路に於いて論理和あるいは論理積等
の演算処理され、その演算結果に従つてその条件
下におけるアンロツク状態の検出が為される。
周期の異なつたパルスによつて位相比較回路から
の位相差信号をパルス幅弁別するため、各々の弁
別回路からは弁別幅の異なつた弁別結果が出力さ
れ、また、PLLのループゲイン等の条件に従つ
てデータ記憶手段から所定のデータが出力され
る。これら各弁別回路からの出力及び所定のデー
タは、演算回路に於いて論理和あるいは論理積等
の演算処理され、その演算結果に従つてその条件
下におけるアンロツク状態の検出が為される。
(ヘ) 実施例
第１図は本発明の実施例を示すブロツク図であ
る。可変分周回路１は、プリセツトされるデータ
に従つて分周比が定まり、電圧制御発振回路
（VCO）２の発振周波数を分周する分周回路であ
り、プリセツトされるデータによつてVCO２の
発振周波数が決定される。基準分周回路３は水晶
発振回路４の基準周波数frefを分周する分周回路
であり、例えばバイナリー分周回路である。可変
分周回路１の分周出力P0と基準分周回路３の分
周出力、即ち基準比較パルスR0は位相比較回路
５に印加され、分周出力P0と基準比較パルスR0
の位相差に応じた位相比較回路５からの信号PD
は、ローパスフイルタ（LPF）６を介してVCO
２の発振周波数を制御し、位相差を示す位相差信
号PEは、弁別回路７，８，９，１０に印加され
る。
る。可変分周回路１は、プリセツトされるデータ
に従つて分周比が定まり、電圧制御発振回路
（VCO）２の発振周波数を分周する分周回路であ
り、プリセツトされるデータによつてVCO２の
発振周波数が決定される。基準分周回路３は水晶
発振回路４の基準周波数frefを分周する分周回路
であり、例えばバイナリー分周回路である。可変
分周回路１の分周出力P0と基準分周回路３の分
周出力、即ち基準比較パルスR0は位相比較回路
５に印加され、分周出力P0と基準比較パルスR0
の位相差に応じた位相比較回路５からの信号PD
は、ローパスフイルタ（LPF）６を介してVCO
２の発振周波数を制御し、位相差を示す位相差信
号PEは、弁別回路７，８，９，１０に印加され
る。
弁別回路７，８，９，１０は、各々、Ｄ−FF
１１とＲ−SFF１２とから構成され、Ｄ−FF１
１の入力Ｄには位相差信号PEが印加され、クロ
ツク入力CLには、基準分周回路３の複数の所定
出力段から取り出されたバイナリー分周出力φ1，
φ2，φ3及びφ4が各々印加される。即ち、分分周
出力φ1，φ2，φ3及びφ4は、各々周期が異なり、
位相差信号PEを異なつた弁別幅でパルス幅弁別
するための信号として用いられている。また、弁
別回路７，８，９，１０の出力Q1，Q2，Q3及び
Q4は、各々トランスミツシヨンゲート１３を介
してデータバス１４に接続される。
１１とＲ−SFF１２とから構成され、Ｄ−FF１
１の入力Ｄには位相差信号PEが印加され、クロ
ツク入力CLには、基準分周回路３の複数の所定
出力段から取り出されたバイナリー分周出力φ1，
φ2，φ3及びφ4が各々印加される。即ち、分分周
出力φ1，φ2，φ3及びφ4は、各々周期が異なり、
位相差信号PEを異なつた弁別幅でパルス幅弁別
するための信号として用いられている。また、弁
別回路７，８，９，１０の出力Q1，Q2，Q3及び
Q4は、各々トランスミツシヨンゲート１３を介
してデータバス１４に接続される。
ところで、第１図に示されたデータバス１４，
ALU１５，ROM１６及びインストラクシヨンデ
コーダ１７は、マイクロコンピユータの一部を構
成している。即ち、第１図の実施例では、マイク
ロコンピユータとPLL回路とがワンチツプ半導
体上に集積された例である。データバス１４に
は、テンポラリーレジスタであるＡレジスタ１８
とＢレジスタ１９を介してALU１５が接続され、
ROM１６の出力がゲート２０を介して接続され
ている。また、ROM１６の出力はインストラク
シヨンデコーダ１７に印加されている。ROM１
６は、各内部回路の動作を制御する多数の命令コ
ード、即ち、プログラムが記憶されると共に演算
等に用いるイミデイエイトデータが記憶される。
本実施例に於いては、後述する弁別回路７，８，
９，１０の出力状態を判定しアンロツク状態を検
出するためのアンロツク検出プログラム、及び、
アンロツク状態を判定するための各種条件に応じ
たデータが記憶されると共に、可変分周回路１の
分周比を決定するための複数のデータも記憶され
る。インストラクシヨンデコーダ１７は、ROM
１６から順次（プログラムカウンタによつてアド
レス指定される順番）読み出された命令コードを
解読し、内部回路をタイミング制御するための制
御信号を発生するものであり、PLLの制御に関
しては、弁別回路７，８，９，１０のＤ−FF１
１及びＲ−SFF１２をリセツトする制御信号
RES及びトランスミツシヨンゲート１３を制御
する制御信号TAを発生する。また、ALU１５の
操作命令に関しては、論理和命令に際して制御信
号ORを発生し、ALU１５にＡレジスタ１８とＢ
レジスタ１９のデータのビツト単位の和を実行さ
せる。このとき、ALU１５は、論理和の結果す
べてのビツトが“１”となつたとき信号ALHを
発生する機能を有している。更に、インストラク
シヨンデコーダ１７は、ROM１６に記憶された
イミデイエイトデータを使用する場合の命令コー
ドの実行に際して、制御信号TBを発生する。
ALU１５，ROM１６及びインストラクシヨンデ
コーダ１７は、マイクロコンピユータの一部を構
成している。即ち、第１図の実施例では、マイク
ロコンピユータとPLL回路とがワンチツプ半導
体上に集積された例である。データバス１４に
は、テンポラリーレジスタであるＡレジスタ１８
とＢレジスタ１９を介してALU１５が接続され、
ROM１６の出力がゲート２０を介して接続され
ている。また、ROM１６の出力はインストラク
シヨンデコーダ１７に印加されている。ROM１
６は、各内部回路の動作を制御する多数の命令コ
ード、即ち、プログラムが記憶されると共に演算
等に用いるイミデイエイトデータが記憶される。
本実施例に於いては、後述する弁別回路７，８，
９，１０の出力状態を判定しアンロツク状態を検
出するためのアンロツク検出プログラム、及び、
アンロツク状態を判定するための各種条件に応じ
たデータが記憶されると共に、可変分周回路１の
分周比を決定するための複数のデータも記憶され
る。インストラクシヨンデコーダ１７は、ROM
１６から順次（プログラムカウンタによつてアド
レス指定される順番）読み出された命令コードを
解読し、内部回路をタイミング制御するための制
御信号を発生するものであり、PLLの制御に関
しては、弁別回路７，８，９，１０のＤ−FF１
１及びＲ−SFF１２をリセツトする制御信号
RES及びトランスミツシヨンゲート１３を制御
する制御信号TAを発生する。また、ALU１５の
操作命令に関しては、論理和命令に際して制御信
号ORを発生し、ALU１５にＡレジスタ１８とＢ
レジスタ１９のデータのビツト単位の和を実行さ
せる。このとき、ALU１５は、論理和の結果す
べてのビツトが“１”となつたとき信号ALHを
発生する機能を有している。更に、インストラク
シヨンデコーダ１７は、ROM１６に記憶された
イミデイエイトデータを使用する場合の命令コー
ドの実行に際して、制御信号TBを発生する。
次に、第１図に示された実施例の動作を第２図
のタイミング図を参照して説明する。
のタイミング図を参照して説明する。
基準分周回路３から取り出される分周出力φ1，
φ2，φ3及びφ4が、第２図に示す如く、順次バイ
ナリー分周されたパルスであるとすると、基準分
周回路３から出力される基準比較信号R0の立ち
上がりは、分周出力φ1，φ2，φ3、及びφ4のすべ
ての立ち下がりと同期している。位相比較回路５
は、基準比較信号R0の立ち上がりと可変分周回
路１の分周出力P0の立ち上がりとの差に等しい
パルスを位相差信号PEとして出力する。従つて、
弁別回路７，８，９，１０の各々は、基準比較信
号R0の立ち上がりの前後における分周出力φ1，
φ2，φ3、及びφ4の立ち上がりによつて位相差信
号PEを取り込むことになる。即ち、弁別回路７，
８，９，１０の弁別幅は、各々第２図に示された
t1，t2，t3、及びt4の期間となる。そこで、位相
差信号PEが第２図に示すパルス幅であつた場合
には、弁別回路７，８，９，１０の各出力は、第
２図の如く、Q1及びQ2が“１”となり、Q3及び
Q4は“０”となる。そして、分周出力φ4の立ち
上がりによつて弁別回路１０の取り込みが終了し
た後に、アンロツク検出プログラムを実行する。
φ2，φ3及びφ4が、第２図に示す如く、順次バイ
ナリー分周されたパルスであるとすると、基準分
周回路３から出力される基準比較信号R0の立ち
上がりは、分周出力φ1，φ2，φ3、及びφ4のすべ
ての立ち下がりと同期している。位相比較回路５
は、基準比較信号R0の立ち上がりと可変分周回
路１の分周出力P0の立ち上がりとの差に等しい
パルスを位相差信号PEとして出力する。従つて、
弁別回路７，８，９，１０の各々は、基準比較信
号R0の立ち上がりの前後における分周出力φ1，
φ2，φ3、及びφ4の立ち上がりによつて位相差信
号PEを取り込むことになる。即ち、弁別回路７，
８，９，１０の弁別幅は、各々第２図に示された
t1，t2，t3、及びt4の期間となる。そこで、位相
差信号PEが第２図に示すパルス幅であつた場合
には、弁別回路７，８，９，１０の各出力は、第
２図の如く、Q1及びQ2が“１”となり、Q3及び
Q4は“０”となる。そして、分周出力φ4の立ち
上がりによつて弁別回路１０の取り込みが終了し
た後に、アンロツク検出プログラムを実行する。
アンロツク検出プログラムが実行されると、先
ずインストラクシヨンデコーダ１７からの制御信
号TAにより、トランスミツシヨンゲート１３が
開き、各々の弁別回路７，８，９，１０の出力
Q1，Q2，Q3、及びQ4がデータバス１４に送出さ
れ、その内容はＡレジスタ１８にラツチされる。
次に、インストラクシヨンデコーダ１７からの制
御信号TBにより、ROM１６から所定のデータ
がデータバス１４を介してＢレジスタ１９に転送
される。このとき、ROM１６から送出されるデ
ータは、可変分周回路１にプリセツトされたデー
タ、即ち、設定されている分周比等の条件に基い
たものであり、現在のPLL回路の動作状況に基
き、ロツク状態として許容できる範囲を選択する
ものである。例えば、分周出力φ2の弁別幅を許
容範囲として検出する場合には、弁別回路８の出
力Q2に相当するビツトを“０”とし、他のビツ
トを“１”とした４ビツトデータをＢレジスタ１
９に転送する。この場合、出力Q1，Q2，Q3、及
びQ4が第２図に示された如き内容であると、イ
ンストラクシヨンデコーダ１７からの制御信号
ORにより、ALU１５がＡレジスタ１８とＢレジ
スタ１９の各ビツト単位で論理和処理を行うと、
出力Q2が“１”であるから、ALU１５の４ビツ
ト出力はすべて“１”となるため、ALU１５か
らはオール“１”を示す信号ALH＝“１”が出力
され、アンロツク状態であることが検出される。
一方、出力Q2が“０”である場合には、信号
ALHは“０”となりロツク状態であることが検
出される。次に、インストラクシヨンデコーダ１
７からは制御信号RESが出力され、各弁別回路
７，８，９，１０のＤ−FF１１及びＲ−SFF１
２がリセツトされる。そして、アンロツク検出プ
ログラムによつて信号ALU＝“１”が検出された
場合には、その後のプログラムにより、ミユーテ
イングあるいは送信の停止等の制御が為される。
ずインストラクシヨンデコーダ１７からの制御信
号TAにより、トランスミツシヨンゲート１３が
開き、各々の弁別回路７，８，９，１０の出力
Q1，Q2，Q3、及びQ4がデータバス１４に送出さ
れ、その内容はＡレジスタ１８にラツチされる。
次に、インストラクシヨンデコーダ１７からの制
御信号TBにより、ROM１６から所定のデータ
がデータバス１４を介してＢレジスタ１９に転送
される。このとき、ROM１６から送出されるデ
ータは、可変分周回路１にプリセツトされたデー
タ、即ち、設定されている分周比等の条件に基い
たものであり、現在のPLL回路の動作状況に基
き、ロツク状態として許容できる範囲を選択する
ものである。例えば、分周出力φ2の弁別幅を許
容範囲として検出する場合には、弁別回路８の出
力Q2に相当するビツトを“０”とし、他のビツ
トを“１”とした４ビツトデータをＢレジスタ１
９に転送する。この場合、出力Q1，Q2，Q3、及
びQ4が第２図に示された如き内容であると、イ
ンストラクシヨンデコーダ１７からの制御信号
ORにより、ALU１５がＡレジスタ１８とＢレジ
スタ１９の各ビツト単位で論理和処理を行うと、
出力Q2が“１”であるから、ALU１５の４ビツ
ト出力はすべて“１”となるため、ALU１５か
らはオール“１”を示す信号ALH＝“１”が出力
され、アンロツク状態であることが検出される。
一方、出力Q2が“０”である場合には、信号
ALHは“０”となりロツク状態であることが検
出される。次に、インストラクシヨンデコーダ１
７からは制御信号RESが出力され、各弁別回路
７，８，９，１０のＤ−FF１１及びＲ−SFF１
２がリセツトされる。そして、アンロツク検出プ
ログラムによつて信号ALU＝“１”が検出された
場合には、その後のプログラムにより、ミユーテ
イングあるいは送信の停止等の制御が為される。
このように、各条件に従つてROM１６から
ALU１５に印加するデータを選択することによ
り、弁別回路７，８，９，１０の出力を選択して
判定できる。
ALU１５に印加するデータを選択することによ
り、弁別回路７，８，９，１０の出力を選択して
判定できる。
(ト) 発明の効果
上述の如く本発明によれば、PLLの状態に対
応して最適なアンロツク検出が為され、多バンド
ラジオ等に使用しやすいアンロツク検出回路が得
られ、PLL回路の汎用性が向上する利点を有し
ている。また、PLL回路とマイクロコンピユー
タをワンチツプ上に集積した場合に、その効果は
大なるものである。
応して最適なアンロツク検出が為され、多バンド
ラジオ等に使用しやすいアンロツク検出回路が得
られ、PLL回路の汎用性が向上する利点を有し
ている。また、PLL回路とマイクロコンピユー
タをワンチツプ上に集積した場合に、その効果は
大なるものである。
第１図は本発明の実施例を示すブロツク図、第
２図は、第１図に示された実施例の動作を示すタ
イミング図である。 １……可変分周回路、２……電圧制御発振回
路、３……基準分周回路、４……水晶発振回路、
５……位相比較回路、６……ローパスフイルタ、
７，８，９，１０……弁別回路、１４……データ
バス、１５……ALU、１６……ROM、１７……
インストラクシヨンデコーダ。
２図は、第１図に示された実施例の動作を示すタ
イミング図である。 １……可変分周回路、２……電圧制御発振回
路、３……基準分周回路、４……水晶発振回路、
５……位相比較回路、６……ローパスフイルタ、
７，８，９，１０……弁別回路、１４……データ
バス、１５……ALU、１６……ROM、１７……
インストラクシヨンデコーダ。
Claims (1)
- １ 電圧制御発振回路から出力される周波数を分
周する可変分周回路と、基準周波数を分周する基
準分周回路と、前記可変分周回路からの分周出力
と基準分周回路からの分周出力の位相差を検出す
る位相比較回路とを備えたPLLのアンロツク検
出回路に於いて、前記基準分周回路から出力され
る異なる周期のパルスに基づき前記位相比較回路
からの位相差信号をパルス幅弁別する複数の弁別
回路と、前記電圧制御発振回路の発振周波数に応
じて前記複数の弁別回路の１つを選択するデータ
を複数保持するデータ記憶手段と、前記複数の弁
別回路の出力と前記データ記憶手段から出力され
たデータを入力し演算する演算回路とを備え、該
演算回路の演算結果に基いてアンロツク状態を判
別することを特徴とするPLLのアンロツク検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170636A JPS6327125A (ja) | 1986-07-18 | 1986-07-18 | Ｐｌｌのアンロツク検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170636A JPS6327125A (ja) | 1986-07-18 | 1986-07-18 | Ｐｌｌのアンロツク検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6327125A JPS6327125A (ja) | 1988-02-04 |
| JPH0545101B2 true JPH0545101B2 (ja) | 1993-07-08 |
Family
ID=15908548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61170636A Granted JPS6327125A (ja) | 1986-07-18 | 1986-07-18 | Ｐｌｌのアンロツク検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6327125A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2582774B2 (ja) * | 1987-04-22 | 1997-02-19 | 株式会社日立製作所 | 半導体集積回路装置及びｐｌｌ回路 |
-
1986
- 1986-07-18 JP JP61170636A patent/JPS6327125A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6327125A (ja) | 1988-02-04 |
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