SU1046940A2 - Устройство фазовой автоподстройки частоты - Google Patents

Устройство фазовой автоподстройки частоты Download PDF

Info

Publication number
SU1046940A2
SU1046940A2 SU813263317A SU3263317A SU1046940A2 SU 1046940 A2 SU1046940 A2 SU 1046940A2 SU 813263317 A SU813263317 A SU 813263317A SU 3263317 A SU3263317 A SU 3263317A SU 1046940 A2 SU1046940 A2 SU 1046940A2
Authority
SU
USSR - Soviet Union
Prior art keywords
phase
output
input
voltage
coincidence element
Prior art date
Application number
SU813263317A
Other languages
English (en)
Inventor
Станислав Арташесович Даниэлян
Георгий Вольфович Ярошевский
Original Assignee
Предприятие П/Я А-7956
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-7956 filed Critical Предприятие П/Я А-7956
Priority to SU813263317A priority Critical patent/SU1046940A2/ru
Application granted granted Critical
Publication of SU1046940A2 publication Critical patent/SU1046940A2/ru

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00Modulated-carrier systems
    • H04L27/18Phase-modulated carrier systems, i.e. using phase-shift keying
    • H04L27/22Demodulator circuits; Receiver circuits
    • H04L27/227Demodulator circuits; Receiver circuits using coherent demodulation
    • H04L27/2271Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals
    • H04L27/2273Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals associated with quadrature demodulation, e.g. Costas loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

4
а о
i Изобретение Относитс  к радиоэлем, тронике и может использоватьс  в сиетемах выделени несущей или тактовой частоты при когерентном или коррел ционном приеме сигнала на фоне флуктуационной помехи.
По.основному авт.св. № известно устройство фазовой автоподстройки частоты (ФАИЧ I, содержащее синфазный и квадратурный каналы с последовательно соединенными фазовыми детекторами и фильтрами нижних частот СФНЧ ), подстраиваемый генератор,причем вход управлени  частотой подстраиваемого генератора соединен через фильтр нижйих частот с выходом фазового детектора синфазного канала, элемент совпадени , входы которого соединены с выходами фильтров нижних частот синфазного и квадратурного ка-i налов соответственно через фбрмирователь импульсов перехода напр жени через нуль и предельный двухсторонний ограничитель, при этом напр жение подстраиваемого генератора подаетс  на опорные входы фазовых детекторов обоих каналов через фазовый манипул тор на 180° управл емый импульсами счетного триггера, вход которого соединен с - выходом элемента совпадений, а между выходом фазового детектора квадратурного канала и дополнительным входом элемента совпадений включен индикатор синхронизма Cl 3Недостаток известного устройства состоит в том, что из-за зат гивани  момента Запирани  элемента совпадений сигналом от квадратичного фазового детектора вследствие большой инерционности ФНЧ происход т ложные перебросы манипул тора фазы устрой ства , что приводит к уменьшению полосы захвата ФАПЧ по сравнению с потенциально достижимой (о,637 от полосы удержани  /.
Цель изобретени  - расширение полосы захвата, устройства ФАПЧ.
Поставленна  цель достигаетс  тем, что в устройство ФЛПЧ, содержащее синфазный и квадратурный каналы с последовательно соединенными фазовыми детекторами и ФНЧ, подстраиваемый генератор, причем вход управлени  частотой подстраиваемого генератора соединен через ФНЧ с выходом -фазового детектора синфазного канала, элемент совпадени , входы которого соединены с выходами ФНЧ синфазного
и квадратурного .каналов соответствен, но через формирователь импульсов перехода напр жени  через нуль и предельный двухсторонний ограничитель, при этом напр жение подстраиваемого генератора подаетс  на опорные входы фазовых детекторов обоих каналов через фазовый манипул тор на управл емый импульсами счетного триггера , вход которого соединен с выходом элемента совпадений, а между вы-ходом фазового детектора квадратурного фазового детектора квадратурного канала и дополнительным входом элемента совпадений включен индикатор синхронизма, введены D -триггер,вход установки нул  которого подключен к выходу предельного двухстороннего ограничител , вход синхронизации к инверсному выходу элемента совпадений , инверсный выход - к дополнительному входу элемента совпадений, и источник опорного напр жени , равного по уровню логической единице, подключенный к D -входу D-триггерао
На чертеже приведена структурна  электрическа  схема предлагаемого устройства ФАПЧ,
Устройство ФАПЧ содержит синфазный и квадратурный каналы 1 и 2 с фазовыми детекторами 3 и, подстраиваемый генератор 5, фильтры 6-8 нижних частот, элемент 9 совпадений, формирователь 10 импульсов перехода напр жений через нуль, предельный двухсторонний ограничитель 11, фазовый манипул тор 12 на l80°. счетный триггер 13, индикатор k синхронизма , управл ющий элемзнт 15, фазовращатель 16 на 90, D Триггер 17, выходы устройства 18 и 19, источник 20 опорного напр жени , равного по уровню логической единице„
Устройство работает следующим образом .
При подаче сигнала на вход устройства на выходах фазовых детекторов 3 и йозникают напр жени  биений, причем напр жение на выходе фазо.вого детектора 4 из-за наличи  фазовращател  16 сдвинуто по фазе относительно напр жени  на выходе фазового детектора 3 на-90°,
Задним фронтом первого же короткого импульса D -триггер 17 перебрасываетс  в состо ние 1, на его инверсном выходе по вл етс  напр жение низкого логического уровн , котооое запирает элемент 9 совпадений. в момент окончани  положительного импульса на выходе предельного двух стороннего ограничител  11, который соответствует с некоторой задержкой, .завис щей от полосы фильтра 8,моменту изменени  знака напр жени  биений на выходе квадратурного фазовЬго Детектора , D -триггер 17 устанавливаетс  напр жением с выхода предельного двухстороннего ограничител  Т1 в состо ние О, отпира  дополнительный вход элемента 9 совпадений Таким образом, при, каждом переходе напр жени  биений на выходе фазового детектора 3 через нуль на счетчный триггер 13 проходит только один импульс с выхода формировател  10, т.е, триггер 13 перебрасываетс  толь ко один раз. 10 04 Напр жение с выхода счетного триг гера 13 управл ет фазовым манипул тором 12 и измен ет фазу опорного сигнала фазовых детекторов 3 и таКИМ образом, что посто нна  составл юща  напр жени  биений на входе управл ющего элемента 15 имеет знак, соответствующий уменьшению частотной расстройки в системе. После вхождени  устройства в синхронизм индикатор k запирает элемент 9 совпадений, запреща  тем самым перебросы триггера 13. 1олезный эффект от применени  предлагаемого изобретени  состоит в снижении веро тности срабатывани  манипул тора фазы от шумовых выбросов и в расширении полосы захвата .

Claims (1)

  1. УСТРОЙСТВО ФАЗОВОЙ АВТОПОДСТРОЙКЙ ЧАСТОТЫ по авт.св. Ν’ 632047, о
    с целью расширения полосы захвата при малых отношениях сигнал/шум, в него введены 0-триггер, вход установки нуля которого подключен к выходу предельного двухстороннего ограничителя, вход синхронизации - к инверсному выходу элемента совпадений, инверсный выход - к дополнительному входу элемента совпадений, и источник опорного напряжения, равного по уровню логической единице, подклю5и 1046940
    30
    1 1046940
SU813263317A 1981-03-20 1981-03-20 Устройство фазовой автоподстройки частоты SU1046940A2 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU813263317A SU1046940A2 (ru) 1981-03-20 1981-03-20 Устройство фазовой автоподстройки частоты

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU813263317A SU1046940A2 (ru) 1981-03-20 1981-03-20 Устройство фазовой автоподстройки частоты

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
SU632047 Addition

Publications (1)

Publication Number Publication Date
SU1046940A2 true SU1046940A2 (ru) 1983-10-07

Family

ID=20948751

Family Applications (1)

Application Number Title Priority Date Filing Date
SU813263317A SU1046940A2 (ru) 1981-03-20 1981-03-20 Устройство фазовой автоподстройки частоты

Country Status (1)

Country Link
SU (1) SU1046940A2 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2639782A1 (fr) * 1988-11-25 1990-06-01 Alcatel Transmission Dispositif d'alarme pour boucle de costas utilisee dans un dispositif de transmission numerique par faisceaux hertziens

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2639782A1 (fr) * 1988-11-25 1990-06-01 Alcatel Transmission Dispositif d'alarme pour boucle de costas utilisee dans un dispositif de transmission numerique par faisceaux hertziens
EP0371368A1 (fr) * 1988-11-25 1990-06-06 Alcatel Telspace Dispositif d'alarme pour boucle de Costas utilisée dans un dispositif de transmission numérique par faisceaux hertziens

Similar Documents

Publication Publication Date Title
US4680780A (en) Clock recovery digital phase-locked loop
JPS6010458B2 (ja) フエ−ズ・ロツクド・ル−プ回路
JPH07154287A (ja) 直接変換受信機
US4639680A (en) Digital phase and frequency detector
GB2180708A (en) Phase-comparator lock-detect circuit for a frequency synthesiser
EP0398329A2 (en) Spread spectrum signal demodulation circuit
US4901026A (en) Phase detector circuit having latched output characteristic
US3500217A (en) Frequency discriminator employing quadrature demodulation techniques
US6757349B1 (en) PLL frequency synthesizer with lock detection circuit
US4801896A (en) Circuit providing improved lock-in for a phase-locked loop
US4870684A (en) PLL circuit for generating output signal synchronized with input signal by switching frequency dividing ratio
US3634772A (en) Digital band-pass detector
SU1046940A2 (ru) Устройство фазовой автоподстройки частоты
US4656431A (en) Digital frequency discriminator
US3462702A (en) Phase lock system for coded signal receiver
JPH0430830Y2 (ru)
RU2113763C1 (ru) Следящий приемник широкополосного сигнала
RU1798908C (ru) Фазовый демодул тор
SU985961A1 (ru) Устройство синхронизации псевдослучайных сигналов
SU1099385A1 (ru) Генератор задержанных импульсов
SU1104669A1 (ru) Устройство астатической фазовой автоподстройки частоты
SU758480A1 (ru) Полосовой фильтр
RU1774496C (ru) Устройство фазовой автоподстройки частоты
SU661842A1 (ru) Устройство дл приема фазоманипулированных псевдослучайных сигналов
SU1453594A1 (ru) Устройство фазовой автоподстройки частоты