JPH0541715A - クロツク再生回路 - Google Patents
クロツク再生回路Info
- Publication number
- JPH0541715A JPH0541715A JP3216591A JP21659191A JPH0541715A JP H0541715 A JPH0541715 A JP H0541715A JP 3216591 A JP3216591 A JP 3216591A JP 21659191 A JP21659191 A JP 21659191A JP H0541715 A JPH0541715 A JP H0541715A
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- JP
- Japan
- Prior art keywords
- signal
- output
- comparator
- discriminator
- clock
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- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】 常に正しい位相で信号のゼロクロス点を検出
し、ＤＣレベル変動に強く、しかも高速で応答するクロ
ック再生回路を得る。 【構成】 ディスクリミネータ２の出力を２系統に分配
し、一方をＡ／Ｄ変換して、加算器１２で、一定時間又
は一定データ数加算することにより、信号の平均化を行
い、さらにＤ／Ａ変換してコンパレータ４に基準電圧と
して加えることにより、この基準電圧を信号のＤＣレベ
ル変動に合わせるようにする。 【効果】 ＤＣレベル変動に対し強く、立上り時間が速
いクロック再生回路が得られる。
し、ＤＣレベル変動に強く、しかも高速で応答するクロ
ック再生回路を得る。 【構成】 ディスクリミネータ２の出力を２系統に分配
し、一方をＡ／Ｄ変換して、加算器１２で、一定時間又
は一定データ数加算することにより、信号の平均化を行
い、さらにＤ／Ａ変換してコンパレータ４に基準電圧と
して加えることにより、この基準電圧を信号のＤＣレベ
ル変動に合わせるようにする。 【効果】 ＤＣレベル変動に対し強く、立上り時間が速
いクロック再生回路が得られる。
Description
【０００１】
【産業上の利用分野】この発明は、ディジタル無線通信
装置等においてＦＭ信号からクロックを再生するクロッ
ク再生回路に関するものである。
装置等においてＦＭ信号からクロックを再生するクロッ
ク再生回路に関するものである。
【０００２】
【従来の技術】図３は従来のクロック再生回路を示すブ
ロック図であり、図において、１は前段のリミッタ（図
示せず）で振幅制限されて入力されるクロックをＦＭ変
調したＦＭ信号、２はＦＭ信号１を周波数検波するディ
スクリミネータ、３はディスクリミネータ２の検波出力
のＤＣ成分を阻止するコンデンサ、４はコンデンサ３を
通った信号と所定の基準電圧５とを比較するコンパレー
タ、６はコンパレータ４の出力と後述の再生クロック９
とを位相比較する位相比較器、７は位相比較器６の出力
の高周波成分を除去するループフィルタ、８はループフ
ィルタ７の出力により発振周波数が制御される電圧制御
発振器（以下、ＶＣＯという）、９はＶＣＯ８の出力と
しての再生クロック、１０は位相比較器６、ループフィ
ルタ７及びＶＣＯ８で構成されるＰＬＬ回路である。
ロック図であり、図において、１は前段のリミッタ（図
示せず）で振幅制限されて入力されるクロックをＦＭ変
調したＦＭ信号、２はＦＭ信号１を周波数検波するディ
スクリミネータ、３はディスクリミネータ２の検波出力
のＤＣ成分を阻止するコンデンサ、４はコンデンサ３を
通った信号と所定の基準電圧５とを比較するコンパレー
タ、６はコンパレータ４の出力と後述の再生クロック９
とを位相比較する位相比較器、７は位相比較器６の出力
の高周波成分を除去するループフィルタ、８はループフ
ィルタ７の出力により発振周波数が制御される電圧制御
発振器（以下、ＶＣＯという）、９はＶＣＯ８の出力と
しての再生クロック、１０は位相比較器６、ループフィ
ルタ７及びＶＣＯ８で構成されるＰＬＬ回路である。
【０００３】次に動作について説明する。入力ＦＭ信号
１はディスクリミネータ２により周波数検波され、その
検波出力はコンデンサ３でＤＣカットされてコンパレー
タ４に加えられ基準電圧と比較される。これにより、検
波出力のゼロクロス点が検出される。このゼロクロス点
検出信号は位相比較器６において、フィードバックされ
た再生クロック９と位相比較され、その位相差に応じた
信号によりループフィルタ７を通じてＶＣＯ８が制御さ
れる。これによって、ＶＣＯ８より入力クロックと同期
した再生クロック９が得られる。
１はディスクリミネータ２により周波数検波され、その
検波出力はコンデンサ３でＤＣカットされてコンパレー
タ４に加えられ基準電圧と比較される。これにより、検
波出力のゼロクロス点が検出される。このゼロクロス点
検出信号は位相比較器６において、フィードバックされ
た再生クロック９と位相比較され、その位相差に応じた
信号によりループフィルタ７を通じてＶＣＯ８が制御さ
れる。これによって、ＶＣＯ８より入力クロックと同期
した再生クロック９が得られる。
【０００４】
【発明が解決しようとする課題】従来のクロック再生回
路は以上のように構成されているので、ディスクリミネ
ータ２の出力がコンデンサ３によりＤＣカットされるた
め、このコンデンサ３の時定数により立上りが遅くなっ
てしまい、またこのコンデンサ３を外せばＤＣレベルの
変動に対して誤った位相でゼロクロス点を判断してしま
うという問題点があった。
路は以上のように構成されているので、ディスクリミネ
ータ２の出力がコンデンサ３によりＤＣカットされるた
め、このコンデンサ３の時定数により立上りが遅くなっ
てしまい、またこのコンデンサ３を外せばＤＣレベルの
変動に対して誤った位相でゼロクロス点を判断してしま
うという問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、常に正しい位相で信号のゼロク
ロス点を検出し、ＤＣレベル変動に強く、しかも高速で
応答するクロック再生回路を提供することを目的とす
る。
ためになされたもので、常に正しい位相で信号のゼロク
ロス点を検出し、ＤＣレベル変動に強く、しかも高速で
応答するクロック再生回路を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】この発明に係るクロック
再生回路は、ディスクリミネータの検波出力の一定時間
又は一定のデータ量の平均レベルを求め、この平均レベ
ルと上記検波出力とをコンパレータで比較するようにし
たものである。
再生回路は、ディスクリミネータの検波出力の一定時間
又は一定のデータ量の平均レベルを求め、この平均レベ
ルと上記検波出力とをコンパレータで比較するようにし
たものである。
【０００７】
【作用】この発明におけるクロック再生回路は、検波出
力の平均レベルがＤＣレベルの変動に追随するので、コ
ンパレータは常に正しい位相でゼロクロス点を検出す
る。
力の平均レベルがＤＣレベルの変動に追随するので、コ
ンパレータは常に正しい位相でゼロクロス点を検出す
る。
【０００８】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１においては図３と対応する部分に
は同一符号を付して説明を省略する。図１において、１
１はディスクリミネータ２の検波出力をディジタル信号
に変換するＡ／Ｄ変換器、１２はＡ／Ｄ変換器１１の出
力を一定時間又は一定データ数（信号量）加算して平均
化する加算器、１３は加算器１２の出力をアナログ信号
に変換してコンパレータ４に加えるＤ／Ａ変換器であ
る。なお、Ａ／Ｄ変換器１１、加算器１２及びＤ／Ａ変
換器１３により平均化手段が構成される。
ついて説明する。図１においては図３と対応する部分に
は同一符号を付して説明を省略する。図１において、１
１はディスクリミネータ２の検波出力をディジタル信号
に変換するＡ／Ｄ変換器、１２はＡ／Ｄ変換器１１の出
力を一定時間又は一定データ数（信号量）加算して平均
化する加算器、１３は加算器１２の出力をアナログ信号
に変換してコンパレータ４に加えるＤ／Ａ変換器であ
る。なお、Ａ／Ｄ変換器１１、加算器１２及びＤ／Ａ変
換器１３により平均化手段が構成される。
【０００９】次に動作について説明する。上記のように
構成されたクロック再生回路において、ディスクリミネ
ータ２の検波出力は２系統に分配され、その一方をＡ／
Ｄ変換器１１でディジタル信号に変換した後、加算器１
２で一定時間又は一定データ数加算して平均化する。こ
の平均化出力をＤ／Ａ変換器１３でアナログ信号に変換
し、そのアナログ出力をコンパレータ４に加えてゼロク
ロス点検出のためのＤＣレベルの変動に応じた基準電圧
とする。この基準電圧とディスクリミネータ２の検波出
力とをコンパレータ４で比較することにより、ＤＣレベ
ルの変動に応じて正しい位相でゼロクロス点を検出する
ことができる。
構成されたクロック再生回路において、ディスクリミネ
ータ２の検波出力は２系統に分配され、その一方をＡ／
Ｄ変換器１１でディジタル信号に変換した後、加算器１
２で一定時間又は一定データ数加算して平均化する。こ
の平均化出力をＤ／Ａ変換器１３でアナログ信号に変換
し、そのアナログ出力をコンパレータ４に加えてゼロク
ロス点検出のためのＤＣレベルの変動に応じた基準電圧
とする。この基準電圧とディスクリミネータ２の検波出
力とをコンパレータ４で比較することにより、ＤＣレベ
ルの変動に応じて正しい位相でゼロクロス点を検出する
ことができる。
【００１０】このゼロクロス点検出信号は、位相比較器
６で再生クロック９と位相比較され、その位相差出力で
ループフィルタ７を通じてＶＣＯ回路８を制御すること
により再生クロック９が得られる。なお、ゼロクロス点
検出の精度は、加算器１２で平均化される時間又はデー
タ数により決められる。
６で再生クロック９と位相比較され、その位相差出力で
ループフィルタ７を通じてＶＣＯ回路８を制御すること
により再生クロック９が得られる。なお、ゼロクロス点
検出の精度は、加算器１２で平均化される時間又はデー
タ数により決められる。
【００１１】実施例２．なお、上記実施例１では、ディ
スクリミネータ２の検波出力を２系統に分配し、一方を
Ａ／Ｄ変換した後、信号の平均化を行いＤ／Ａ変換する
ものを示したが、図２に示すように、ディスクリミネー
タ２の検波出力をＡ／Ｄ変換器１１でディジタル化した
後に２系統に分配し、その一方を加算器１２で一定時間
又は一定データ数加算することにより平均化を行い、そ
の平均レベルとＡ／Ｄ変換器１１の出力とをディジタル
コンパレータ１４で比較するようにしてもよく、上記実
施例１と同様の効果を奏する。なお、その場合は、図２
のＰＬＬ回路１０はディジタル構成されたものが用いら
れる。
スクリミネータ２の検波出力を２系統に分配し、一方を
Ａ／Ｄ変換した後、信号の平均化を行いＤ／Ａ変換する
ものを示したが、図２に示すように、ディスクリミネー
タ２の検波出力をＡ／Ｄ変換器１１でディジタル化した
後に２系統に分配し、その一方を加算器１２で一定時間
又は一定データ数加算することにより平均化を行い、そ
の平均レベルとＡ／Ｄ変換器１１の出力とをディジタル
コンパレータ１４で比較するようにしてもよく、上記実
施例１と同様の効果を奏する。なお、その場合は、図２
のＰＬＬ回路１０はディジタル構成されたものが用いら
れる。
【００１２】
【発明の効果】以上のように、この発明によれば、ディ
スクリミネータの検波出力の一定時間又は一定信号量の
平均化を行い、その平均レベルと上記検波出力とをコン
パレータで比較するように構成したので、ＤＣレベルの
変動に対して強く、しかも立上り時間の速いクロック再
生回路が得られる効果がある。
スクリミネータの検波出力の一定時間又は一定信号量の
平均化を行い、その平均レベルと上記検波出力とをコン
パレータで比較するように構成したので、ＤＣレベルの
変動に対して強く、しかも立上り時間の速いクロック再
生回路が得られる効果がある。
【図１】この発明の一実施例によるクロック再生回路を
示すブロック図である。
示すブロック図である。
【図２】この発明の他の実施例によるクロック再生回路
を示すブロック図である。
を示すブロック図である。
【図３】従来のクロック再生回路を示すブロック図であ
る。
る。
１ ＦＭ信号 ２ ディスクリミネータ ４ コンパレータ １１ Ａ／Ｄ変換器 １２ 加算器 １３ Ｄ／Ａ変換器 １４ ディジタルコンパレータ
Claims (1)
- 【請求項１】 クロックで周波数変調されたＦＭ信号を
検波するディスクリミネータと、上記ディスクリミネー
タの検波出力の一定時間又は一定信号量の平均を求める
平均化手段と、上記検波出力と上記平均化手段の出力と
をレベル比較して検波出力のゼロクロス点を検出するコ
ンパレータとを備えたクロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3216591A JPH0541715A (ja) | 1991-08-02 | 1991-08-02 | クロツク再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3216591A JPH0541715A (ja) | 1991-08-02 | 1991-08-02 | クロツク再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541715A true JPH0541715A (ja) | 1993-02-19 |
Family
ID=16690821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3216591A Pending JPH0541715A (ja) | 1991-08-02 | 1991-08-02 | クロツク再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541715A (ja) |
-
1991
- 1991-08-02 JP JP3216591A patent/JPH0541715A/ja active Pending
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