JPH0536923A - メモリモジユール - Google Patents
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- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
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Abstract
(57)【要約】 （修正有）
【目的】メモリモジュールの高速制御時における耐ノイ
ズ特性を改善することを目的とする。 【構成】複数のメモリ素子３の、第１の電源用ライン１
１及び接地用ライン１２と並列に接続した第２の電源用
ライン２１と接地用ライン２２の各電極端子２３、２４
を、それらのメモリ素子３を駆動した場合に積層基板２
の第１の電源用ライン１１及び接地用ライン１２に生ず
る電位分布の振幅の最大の箇所の前記積層基板２の板面
に設けたことを特徴とする。 【効果】耐ノイズ特性が向上し、安定した動作を行わせ
ることができる。
ズ特性を改善することを目的とする。 【構成】複数のメモリ素子３の、第１の電源用ライン１
１及び接地用ライン１２と並列に接続した第２の電源用
ライン２１と接地用ライン２２の各電極端子２３、２４
を、それらのメモリ素子３を駆動した場合に積層基板２
の第１の電源用ライン１１及び接地用ライン１２に生ず
る電位分布の振幅の最大の箇所の前記積層基板２の板面
に設けたことを特徴とする。 【効果】耐ノイズ特性が向上し、安定した動作を行わせ
ることができる。
Description
【０００１】
【産業上の利用分野】この発明は、一側縁に電極を配列
した積層基板の板面に複数のメモリ素子をマウントした
メモリモジュールに関するものである。
した積層基板の板面に複数のメモリ素子をマウントした
メモリモジュールに関するものである。
【０００２】
【従来の技術】従来のメモリモジュール１を図６及び図
７を用いて説明する。図６において、２は積層基板であ
って、この両面に複数のメモリ素子３、例えば、ＳＲＡ
Ｍをマウントし、それらのメモリ素子３の電源用電極Ｖ
cc及び接地用電極Ｇndが信号用端子（アドレス端子、コ
ントロール端子、データ端子）の電極Ｉｎと共に積層基
板２の一側縁に沿って一線状に導出されて配列、設置さ
れている。これらの電極を総括して符号４で表した。こ
のようなメモリモジュール１は電子機器の回路基板に設
けられたソケットに挿入され、他の電子回路素子と接続
される。
７を用いて説明する。図６において、２は積層基板であ
って、この両面に複数のメモリ素子３、例えば、ＳＲＡ
Ｍをマウントし、それらのメモリ素子３の電源用電極Ｖ
cc及び接地用電極Ｇndが信号用端子（アドレス端子、コ
ントロール端子、データ端子）の電極Ｉｎと共に積層基
板２の一側縁に沿って一線状に導出されて配列、設置さ
れている。これらの電極を総括して符号４で表した。こ
のようなメモリモジュール１は電子機器の回路基板に設
けられたソケットに挿入され、他の電子回路素子と接続
される。
【０００３】
【発明が解決しようとする課題】このような着脱可能な
メモリモジュール１では、高インピーダンスの信号用ラ
インの電極をソケットに接続しても、電気特性を損なう
ことはない。しかし、メモリモジュール１内で低インピ
ーダンスを呈する電源ラインや接地ラインの電極をソケ
ットを介して接続すると、そのソケットとの接触に伴う
インダクタンス、Ｖ−Ｉ特性の非直線性のために、電気
的特性、特にＡＣ特性に悪い影響がある。
メモリモジュール１では、高インピーダンスの信号用ラ
インの電極をソケットに接続しても、電気特性を損なう
ことはない。しかし、メモリモジュール１内で低インピ
ーダンスを呈する電源ラインや接地ラインの電極をソケ
ットを介して接続すると、そのソケットとの接触に伴う
インダクタンス、Ｖ−Ｉ特性の非直線性のために、電気
的特性、特にＡＣ特性に悪い影響がある。
【０００４】このことを図７の回路を用いて説明する
と、メモリモジュール１がソケットと接触する電極４部
分では、インダクタンスＬとコンタミネーション等に起
因する非線型素子Ｄと抵抗Ｒが存在するものと考えら
れ、これらは或る大きさ以上の定電流を流している間は
特に作用しないが、メモリモジュールのように、殆ど電
流が流れない状態から尖頭電流が流れる状態まで電流を
流す必要がある場合、メモリ素子３へ十分に電流を供給
できず、メモリモジュール１外の電源電極Ｖcc及び接地
電極Ｇndの電位と、メモリモジュール１内の電源用電極
Ｖcc及び接地用電極Ｇndの電位に差が生ずる。所が、信
号用電極Ｉｎは、前述のように、高インピーダンスであ
るので、これらインダクタンスＬ、非線型素子Ｄ及び抵
抗Ｒの影響を受けないので、その論理判定はメモリモジ
ュール１外の接地レベルを基準に行われると正しいので
あるが、実際には、メモリモジュール１内の接地レベル
を基準にして行われる。そのため、メモリモジュール１
内の接地レベルがメモリモジュール１外の接地レベルに
比べて高い場合に、信号入力のハイがローに、逆に低い
場合に、ローがハイに間違って判定される場合が発生し
得る。
と、メモリモジュール１がソケットと接触する電極４部
分では、インダクタンスＬとコンタミネーション等に起
因する非線型素子Ｄと抵抗Ｒが存在するものと考えら
れ、これらは或る大きさ以上の定電流を流している間は
特に作用しないが、メモリモジュールのように、殆ど電
流が流れない状態から尖頭電流が流れる状態まで電流を
流す必要がある場合、メモリ素子３へ十分に電流を供給
できず、メモリモジュール１外の電源電極Ｖcc及び接地
電極Ｇndの電位と、メモリモジュール１内の電源用電極
Ｖcc及び接地用電極Ｇndの電位に差が生ずる。所が、信
号用電極Ｉｎは、前述のように、高インピーダンスであ
るので、これらインダクタンスＬ、非線型素子Ｄ及び抵
抗Ｒの影響を受けないので、その論理判定はメモリモジ
ュール１外の接地レベルを基準に行われると正しいので
あるが、実際には、メモリモジュール１内の接地レベル
を基準にして行われる。そのため、メモリモジュール１
内の接地レベルがメモリモジュール１外の接地レベルに
比べて高い場合に、信号入力のハイがローに、逆に低い
場合に、ローがハイに間違って判定される場合が発生し
得る。
【０００５】このため、着脱可能なメモリモジュールで
は、高速メモリ素子を用いたものは殆どなかった。ま
た、データバス幅が広いメモリモジュールでは、多数の
ビットが同一のタイミングで変化する時には、同じ理由
でノイズが誘起し、データエラーを起こすことがあっ
た。メモリ素子３として、ソニー製１Ｍビット高速ＳＲ
ＡＭ、ＣＸＫ５８１０２０を積層基板２の一側面に４素
子、他の側面に１素子搭載したソニー製ＳＢＸ１７０５
型ＳＲＡＭの従来技術のメモリモジュール１を電子機器
に設けたソケットに接続、組み込んで、アドレスアクセ
スタイムＴAAのシュムープロットを取ったところ、図８
のようなノイズ特性になっていた。なお、このシュムー
プロットでは、縦軸に電源電圧Ｖ（ｖ）を、横軸にアド
レスアクセスタイムＴAA（ｎｓ）を取り、メモリ素子３
に入力するローレベルインプット電圧ＶILを０．６０
ｖ、０．６５ｖ、０．７０ｖとしてプロットした。その
他の測定条件としては、室温２５°Ｃで、メモリ素子３
に入力するハイレベルインプット電圧ＶIHを２．２ｖ、
スレッショルド電圧ＶTHを１．５ｖとした。このシュム
ープロットにおいて、左方はメモリモジュール１が本来
持っているフェイル領域であるが、中央の領域に３種類
のハッチングで表したノイズに起因するフェイル領域が
発生していることが判る。また、同様のメモリモジュー
ル１のアウトプットイネーブルアクセス（以下、「ＯＥ
アクセス」と記す）のノイズ特性を検討したところ、図
９に示したようなシュムープロットになった。なお、縦
軸に電源電圧Ｖ（ｖ）を、横軸にＯＥアクセスタイムＴ
OE（ｎｓ）を取り、ローレベルインプット電圧ＶILを
０．５５ｖ、０．６０ｖ、０．６５ｖ及び０．７０ｖで
プロットした。このシュムープロットにおいても、ＴOE
の全域にわたって電源電圧Ｖが５．０ｖ以上でノイズに
よるフェイル領域の発生が見られた。この発明は、この
ような問題点及び欠点を解消しようとするものである。
は、高速メモリ素子を用いたものは殆どなかった。ま
た、データバス幅が広いメモリモジュールでは、多数の
ビットが同一のタイミングで変化する時には、同じ理由
でノイズが誘起し、データエラーを起こすことがあっ
た。メモリ素子３として、ソニー製１Ｍビット高速ＳＲ
ＡＭ、ＣＸＫ５８１０２０を積層基板２の一側面に４素
子、他の側面に１素子搭載したソニー製ＳＢＸ１７０５
型ＳＲＡＭの従来技術のメモリモジュール１を電子機器
に設けたソケットに接続、組み込んで、アドレスアクセ
スタイムＴAAのシュムープロットを取ったところ、図８
のようなノイズ特性になっていた。なお、このシュムー
プロットでは、縦軸に電源電圧Ｖ（ｖ）を、横軸にアド
レスアクセスタイムＴAA（ｎｓ）を取り、メモリ素子３
に入力するローレベルインプット電圧ＶILを０．６０
ｖ、０．６５ｖ、０．７０ｖとしてプロットした。その
他の測定条件としては、室温２５°Ｃで、メモリ素子３
に入力するハイレベルインプット電圧ＶIHを２．２ｖ、
スレッショルド電圧ＶTHを１．５ｖとした。このシュム
ープロットにおいて、左方はメモリモジュール１が本来
持っているフェイル領域であるが、中央の領域に３種類
のハッチングで表したノイズに起因するフェイル領域が
発生していることが判る。また、同様のメモリモジュー
ル１のアウトプットイネーブルアクセス（以下、「ＯＥ
アクセス」と記す）のノイズ特性を検討したところ、図
９に示したようなシュムープロットになった。なお、縦
軸に電源電圧Ｖ（ｖ）を、横軸にＯＥアクセスタイムＴ
OE（ｎｓ）を取り、ローレベルインプット電圧ＶILを
０．５５ｖ、０．６０ｖ、０．６５ｖ及び０．７０ｖで
プロットした。このシュムープロットにおいても、ＴOE
の全域にわたって電源電圧Ｖが５．０ｖ以上でノイズに
よるフェイル領域の発生が見られた。この発明は、この
ような問題点及び欠点を解消しようとするものである。
【０００６】
【課題を解決するための手段】それ故、この発明では、
積層基板の一側縁に電極を配列し、その積層基板の板面
に複数のメモリ素子をマウントしたメモリモジュールに
おいて、それらのメモリ素子の信号用ラインの電極はそ
の積層基板の一側縁に配列し、第１の電源用ライン及び
第１の接地用ラインと並列に接続した第２の電源用ライ
ン及び第２の接地用ラインの各電極端子を、前記メモリ
素子を駆動した場合に前記積層基板の第１の電源用ライ
ン及び第１の接地用ラインに生ずる電位分布の振幅の最
大の箇所の前記積層基板の板面に設けることにより、前
記の諸欠点を解決した。
積層基板の一側縁に電極を配列し、その積層基板の板面
に複数のメモリ素子をマウントしたメモリモジュールに
おいて、それらのメモリ素子の信号用ラインの電極はそ
の積層基板の一側縁に配列し、第１の電源用ライン及び
第１の接地用ラインと並列に接続した第２の電源用ライ
ン及び第２の接地用ラインの各電極端子を、前記メモリ
素子を駆動した場合に前記積層基板の第１の電源用ライ
ン及び第１の接地用ラインに生ずる電位分布の振幅の最
大の箇所の前記積層基板の板面に設けることにより、前
記の諸欠点を解決した。
【０００７】
【作用】従って、この発明のメモリモジュールは、高速
メモリ素子を搭載して、着脱可能な構成にしても、ＡＣ
特性を安定させることができ、データバス幅が広いメモ
リモジュールでも、耐ノイズ特性が向上し、安定した動
作を行わせることができる。
メモリ素子を搭載して、着脱可能な構成にしても、ＡＣ
特性を安定させることができ、データバス幅が広いメモ
リモジュールでも、耐ノイズ特性が向上し、安定した動
作を行わせることができる。
【０００８】
【実施例】以下、この発明のメモリモジュールを図面を
用いて説明する。図１はこの発明のメモリモジュールの
実施例の斜視図であり、図２は図１のメモリモジュール
を説明するための一部回路図であり、図３は図１のメモ
リモジュールの一部拡大断面斜視図であり、図４はこの
発明のメモリモジュールにおけるアドレスアクセスタイ
ムＴAAのシュムープロットであり、図５は図４と対比し
た従来技術のメモリモジュールにおけるアドレスアクセ
スタイムＴAAのシュムープロットであり、図６は従来技
術及びこの発明のメモリモジュールにおけるアウトプッ
トイネーブルアクセスタイムＴOEのシュムープロットで
ある。なお、図６及び図７のメモリモジュールと同一部
分には同一の符号を付した。
用いて説明する。図１はこの発明のメモリモジュールの
実施例の斜視図であり、図２は図１のメモリモジュール
を説明するための一部回路図であり、図３は図１のメモ
リモジュールの一部拡大断面斜視図であり、図４はこの
発明のメモリモジュールにおけるアドレスアクセスタイ
ムＴAAのシュムープロットであり、図５は図４と対比し
た従来技術のメモリモジュールにおけるアドレスアクセ
スタイムＴAAのシュムープロットであり、図６は従来技
術及びこの発明のメモリモジュールにおけるアウトプッ
トイネーブルアクセスタイムＴOEのシュムープロットで
ある。なお、図６及び図７のメモリモジュールと同一部
分には同一の符号を付した。
【０００９】先ず、図１乃至図３を用いてこの発明のメ
モリモジュールの実施例について説明する。ただし、説
明の重複を避けるために従来技術と同一部分の説明は省
略する。この発明のメモリモジュール１Ａでは、図２に
示したように、従来技術における第１の電源用ライン１
１及び第１の接地用ライン１２とそれぞれ並列に第２の
電源用ライン２１及び第２の接地用ライン２２を接続
し、それらの第２の電源用電極端子２３及び第２の接地
用電極端子２４を、図１に示したように、積層基板２の
板面に露出するようにして設けた。これらの第２の電極
端子２３及び２４の位置は、第１の電源用ライン１１及
び第１の接地用ライン１２に生ずる電位分布の振幅が最
大になる、或いはその極近傍の箇所である。
モリモジュールの実施例について説明する。ただし、説
明の重複を避けるために従来技術と同一部分の説明は省
略する。この発明のメモリモジュール１Ａでは、図２に
示したように、従来技術における第１の電源用ライン１
１及び第１の接地用ライン１２とそれぞれ並列に第２の
電源用ライン２１及び第２の接地用ライン２２を接続
し、それらの第２の電源用電極端子２３及び第２の接地
用電極端子２４を、図１に示したように、積層基板２の
板面に露出するようにして設けた。これらの第２の電極
端子２３及び２４の位置は、第１の電源用ライン１１及
び第１の接地用ライン１２に生ずる電位分布の振幅が最
大になる、或いはその極近傍の箇所である。
【００１０】これらの電源用電極端子２３及び接地用電
極端子２４は、図３に示したように従来技術を使用し
て、例えば、導電層が４層の積層基板２の内層配線パタ
ーン２５の下層側に第２の電源用ライン２１を形成し、
また内層配線パターン２５の上側に第２の接地用ライン
２２を形成し、これらをそれぞれスルーホール２６及び
スルーホール２７と接続して外層配線パターン２８とし
て導出されている。これらの電源用電極端子２３及び接
地用電極端子２４を、コネクタを介して、或いは直接引
き出し用リードを用いて、電子機器の外部電源用電極Ｖ
cc及び接地用電極Ｇndに接続する。
極端子２４は、図３に示したように従来技術を使用し
て、例えば、導電層が４層の積層基板２の内層配線パタ
ーン２５の下層側に第２の電源用ライン２１を形成し、
また内層配線パターン２５の上側に第２の接地用ライン
２２を形成し、これらをそれぞれスルーホール２６及び
スルーホール２７と接続して外層配線パターン２８とし
て導出されている。これらの電源用電極端子２３及び接
地用電極端子２４を、コネクタを介して、或いは直接引
き出し用リードを用いて、電子機器の外部電源用電極Ｖ
cc及び接地用電極Ｇndに接続する。
【００１１】図８に示したシュムープロットを取った場
合と同様の条件で、前記構成のこの発明のメモリモジュ
ール１Ａを電子機器に設けたソケットに接続、組み込
み、そして前記電源用電極端子２３及び接地用電極端子
２４を引き出し用リードで外部電源用電極Ｖcc及び接地
用電極Ｇndに接続して、シュムープロットを取ったとこ
ろ、図４のようなノイズ特性が得られた。この図４を図
８と比較して明らかなように、電圧ＶIL＝０．７０ｖの
ときに、ＴAAが５０ｎｓ付近で、ノイズが僅かに現れる
程度で、ノイズ特性が格段に改善されたことが判る。ま
た、図９に示したシュムープロットを取った場合と同様
の条件で、この発明のメモリモジュール１ＡのＯＥアク
セスタイムＴOEに対するシュムープロットを取ったとこ
ろ、図５のようなノイズ特性が得られた。この図５を図
９と比較して明らかなように、ＯＥアクセスタイムＴOE
が１５ｎｓの高速に至るまでもノイズ特性が改善されて
いることが判る。
合と同様の条件で、前記構成のこの発明のメモリモジュ
ール１Ａを電子機器に設けたソケットに接続、組み込
み、そして前記電源用電極端子２３及び接地用電極端子
２４を引き出し用リードで外部電源用電極Ｖcc及び接地
用電極Ｇndに接続して、シュムープロットを取ったとこ
ろ、図４のようなノイズ特性が得られた。この図４を図
８と比較して明らかなように、電圧ＶIL＝０．７０ｖの
ときに、ＴAAが５０ｎｓ付近で、ノイズが僅かに現れる
程度で、ノイズ特性が格段に改善されたことが判る。ま
た、図９に示したシュムープロットを取った場合と同様
の条件で、この発明のメモリモジュール１ＡのＯＥアク
セスタイムＴOEに対するシュムープロットを取ったとこ
ろ、図５のようなノイズ特性が得られた。この図５を図
９と比較して明らかなように、ＯＥアクセスタイムＴOE
が１５ｎｓの高速に至るまでもノイズ特性が改善されて
いることが判る。
【００１２】このようなノイズ特性の改善は、前記によ
うに、第１の電源用ライン１１及び第１の接地用ライン
１２と並列に接続した第２の電源用ライン２１及び第２
の接地用ライン２２の各電極端子２３及び２４を、各メ
モリ素子３を駆動した場合に積層基板２の第１の電源用
ライン１１及び第１の接地用ライン１２に生ずる電位分
布の振幅の最大の箇所の前記積層基板の板面に設けたこ
とによるもので、これは、第２の電源用ライン２１及び
第２の接地用ライン２２の並列接続により、メモリモジ
ュール１をソケットに接続した時に発生する第１の電源
用ライン１１及び第１の接地用ライン１２に生じるイン
ピーダンスを下げる働きをしていて、外部の接地電極と
内部の接地電極とのレベル差を少なくしているからであ
る。なお、第２の電源用ライン２１及び第２の接地用ラ
イン２２にもインダクタンスｌと非線型素子ｄと抵抗ｒ
が存在するものと考えられるが、これらは非常に僅かな
値であるので無視することができる。
うに、第１の電源用ライン１１及び第１の接地用ライン
１２と並列に接続した第２の電源用ライン２１及び第２
の接地用ライン２２の各電極端子２３及び２４を、各メ
モリ素子３を駆動した場合に積層基板２の第１の電源用
ライン１１及び第１の接地用ライン１２に生ずる電位分
布の振幅の最大の箇所の前記積層基板の板面に設けたこ
とによるもので、これは、第２の電源用ライン２１及び
第２の接地用ライン２２の並列接続により、メモリモジ
ュール１をソケットに接続した時に発生する第１の電源
用ライン１１及び第１の接地用ライン１２に生じるイン
ピーダンスを下げる働きをしていて、外部の接地電極と
内部の接地電極とのレベル差を少なくしているからであ
る。なお、第２の電源用ライン２１及び第２の接地用ラ
イン２２にもインダクタンスｌと非線型素子ｄと抵抗ｒ
が存在するものと考えられるが、これらは非常に僅かな
値であるので無視することができる。
【００１３】なお、前記の実施例では、積層基板２の一
側面に複数のメモリ素子３を、他の一側面には１個のメ
モリ素子３を搭載させたメモリモジュール１Ａを挙げて
この発明はを説明したが、この発明はメモリ素子３を積
層基板２の片側だけに搭載したメモリモジュール１Ａに
も適用することができることは言うまでもない。
側面に複数のメモリ素子３を、他の一側面には１個のメ
モリ素子３を搭載させたメモリモジュール１Ａを挙げて
この発明はを説明したが、この発明はメモリ素子３を積
層基板２の片側だけに搭載したメモリモジュール１Ａに
も適用することができることは言うまでもない。
【００１４】
【発明の効果】以上のように、この発明のメモリモジュ
ールは、高速メモリ素子を搭載して、着脱可能な構成に
しても、ＡＣ特性を安定させることができ、データバス
幅が広いメモリモジュールでも、耐ノイズ特性が向上
し、安定して動作させることができる。
ールは、高速メモリ素子を搭載して、着脱可能な構成に
しても、ＡＣ特性を安定させることができ、データバス
幅が広いメモリモジュールでも、耐ノイズ特性が向上
し、安定して動作させることができる。
【図１】この発明のメモリモジュールの実施例の斜視図
である。
である。
【図２】図１のメモリモジュールを説明するための一部
回路図である。
回路図である。
【図３】図１のメモリモジュールの一部拡大断面斜視図
である。
である。
【図４】この発明のメモリモジュールにおけるアドレス
アクセスタイムＴAAのシュムープロットである。
アクセスタイムＴAAのシュムープロットである。
【図５】この発明のメモリモジュールにおけるアウトプ
ットイネーブルアクセスタイムＴOEのシュムープロット
である。
ットイネーブルアクセスタイムＴOEのシュムープロット
である。
【図６】従来技術のメモリモジュールの斜視図である。
【図７】図６のメモリモジュールを説明するための一部
回路図である。
回路図である。
【図８】図４と対比した従来技術のメモリモジュールに
おけるアドレスアクセスタイムＴAAのシュムープロット
である。
おけるアドレスアクセスタイムＴAAのシュムープロット
である。
【図９】図５と対比した従来技術のメモリモジュールに
おけるアウトプットイネーブルアクセスタイムＴOEのシ
ュムープロットである。
おけるアウトプットイネーブルアクセスタイムＴOEのシ
ュムープロットである。
【符号の説明】 １Ａ メモリモジュール ２ 積層基板 ３ メモリ素子 ４ 電極 １１ 第１の電源用ライン １２ 第１の接地用ライン ２１ 第２の電源用ライン ２２ 第２の接地用ライン ２３ 第２の電源用電極端子 ２４ 第２の接地用電極端子 ２５ 内層配線パターン ２６ スルーホール ２７ スルーホール ２８ 外層配線パターン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年７月３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【実施例】以下、この発明のメモリモジュールを図面を
用いて説明する。図１はこの発明のメモリモジュールの
実施例の斜視図であり、図２は図１のメモリモジュール
を説明するための一部回路図であり、図３は図１のメモ
リモジュールの一部拡大断面斜視図であり、図４はこの
発明のメモリモジュールにおけるアドレスアクセスタイ
ムＴAAのシュムープロットであり、図５は図４と対比し
たこの発明のメモリモジュールにおけるアウトプットイ
ネーブルアクセスタイムＴ OEのシュムープロットであ
る。なお、図６及び図７のメモリモジュールと同一部分
には同一の符号を付した。
用いて説明する。図１はこの発明のメモリモジュールの
実施例の斜視図であり、図２は図１のメモリモジュール
を説明するための一部回路図であり、図３は図１のメモ
リモジュールの一部拡大断面斜視図であり、図４はこの
発明のメモリモジュールにおけるアドレスアクセスタイ
ムＴAAのシュムープロットであり、図５は図４と対比し
たこの発明のメモリモジュールにおけるアウトプットイ
ネーブルアクセスタイムＴ OEのシュムープロットであ
る。なお、図６及び図７のメモリモジュールと同一部分
には同一の符号を付した。
Claims (1)
- 【特許請求の範囲】 【請求項１】積層基板の一側縁に電極を配列し、該積層
基板の板面に複数のメモリ素子をマウントしたメモリモ
ジュールにおいて、該メモリ素子の信号用ラインの電極
は該積層基板の一側縁に配列し、第１の電源用ライン及
び第１の接地用ラインと並列に接続した第２の電源用ラ
イン及び第２の接地用ラインの各電極端子を、前記メモ
リ素子を駆動した場合に前記積層基板の第１の電源用ラ
イン及び第１の接地用ラインに生ずる電位分布の振幅が
最大になる箇所、或いはその極近傍の前記積層基板の板
面に設けたことを特徴とするメモリモジュール。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03190374A JP3082323B2 (ja) | 1991-07-30 | 1991-07-30 | メモリモジュール |
| KR1019920013518A KR930003369A (ko) | 1991-07-30 | 1992-07-28 | 메모리 모듈 |
| US07/922,266 US5339269A (en) | 1991-07-30 | 1992-07-30 | Semiconductor memory module |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03190374A JP3082323B2 (ja) | 1991-07-30 | 1991-07-30 | メモリモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0536923A true JPH0536923A (ja) | 1993-02-12 |
| JP3082323B2 JP3082323B2 (ja) | 2000-08-28 |
Family
ID=16257118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03190374A Expired - Fee Related JP3082323B2 (ja) | 1991-07-30 | 1991-07-30 | メモリモジュール |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5339269A (ja) |
| JP (1) | JP3082323B2 (ja) |
| KR (1) | KR930003369A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5838549A (en) * | 1996-01-25 | 1998-11-17 | Hitachi, Ltd. | Memory module and an IC card |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5259123A (en) * | 1991-05-15 | 1993-11-09 | Foster Wheeler Energy Corporation | Aeration rod-out assembly |
| US5270964A (en) * | 1992-05-19 | 1993-12-14 | Sun Microsystems, Inc. | Single in-line memory module |
| JPH09180430A (ja) * | 1995-12-28 | 1997-07-11 | Fujitsu Ltd | メモリカード |
| US5757712A (en) * | 1996-07-12 | 1998-05-26 | International Business Machines Corporation | Memory modules with voltage regulation and level translation |
| US6338144B2 (en) | 1999-02-19 | 2002-01-08 | Sun Microsystems, Inc. | Computer system providing low skew clock signals to a synchronous memory unit |
| US6414868B1 (en) | 1999-06-07 | 2002-07-02 | Sun Microsystems, Inc. | Memory expansion module including multiple memory banks and a bank control circuit |
| US6418387B1 (en) * | 1999-06-28 | 2002-07-09 | Ltx Corporation | Method of and system for generating a binary shmoo plot in N-dimensional space |
| US6721185B2 (en) | 2001-05-01 | 2004-04-13 | Sun Microsystems, Inc. | Memory module having balanced data I/O contacts pads |
| US9284478B2 (en) * | 2006-01-19 | 2016-03-15 | Halliburton Energy Services, Inc. | Salt of weak bronsted base and bronsted acid as gelation retarder for crosslinkable polymer compositions |
| FR2953678B1 (fr) * | 2009-12-04 | 2013-05-03 | Sagem Defense Securite | Module electronique additionnel et dispositif electronique comportant un tel module |
| US8322421B2 (en) | 2010-03-03 | 2012-12-04 | Halliburton Energy Services, Inc. | Lewis acid as gelation retarder for crosslinkable polymer compositions |
| US8522874B2 (en) * | 2010-03-03 | 2013-09-03 | Halliburton Energy Services, Inc. | Weak organic acid as gelation retarder for crosslinkable polymer compositions |
| US20110214857A1 (en) * | 2010-03-03 | 2011-09-08 | Halliburton Energy Services, Inc. | Ammonium halide as gelation retarder for crosslinkable polymer compositions |
| US9090811B2 (en) | 2011-06-29 | 2015-07-28 | Halliburton Energy Services, Inc. | Gellable treatment fluids comprising amino group gel-time modifiers and methods for use thereof |
| US9150781B2 (en) | 2011-06-29 | 2015-10-06 | Halliburton Energy Services, Inc. | Gellable treatment fluids comprising quaternary ammonium salt gel-time modifiers and methods for use thereof |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4577214A (en) * | 1981-05-06 | 1986-03-18 | At&T Bell Laboratories | Low-inductance power/ground distribution in a package for a semiconductor chip |
| US4608592A (en) * | 1982-07-09 | 1986-08-26 | Nec Corporation | Semiconductor device provided with a package for a semiconductor element having a plurality of electrodes to be applied with substantially same voltage |
| JPS59215749A (ja) * | 1983-05-24 | 1984-12-05 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路用低雑音パツケ−ジ |
| JPS6230367U (ja) * | 1985-08-07 | 1987-02-24 | ||
| KR910008099B1 (ko) * | 1988-07-21 | 1991-10-07 | 삼성반도체통신주식회사 | 메모리 칩의 파워 및 시그널라인 버싱방법 |
| JPH02268439A (ja) * | 1989-04-10 | 1990-11-02 | Hitachi Ltd | 半導体集積回路装置 |
| JPH07114259B2 (ja) * | 1989-10-19 | 1995-12-06 | 株式会社東芝 | 半導体記憶装置 |
-
1991
- 1991-07-30 JP JP03190374A patent/JP3082323B2/ja not_active Expired - Fee Related
-
1992
- 1992-07-28 KR KR1019920013518A patent/KR930003369A/ko not_active Application Discontinuation
- 1992-07-30 US US07/922,266 patent/US5339269A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5838549A (en) * | 1996-01-25 | 1998-11-17 | Hitachi, Ltd. | Memory module and an IC card |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930003369A (ko) | 1993-02-24 |
| JP3082323B2 (ja) | 2000-08-28 |
| US5339269A (en) | 1994-08-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |