JPH0536694A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0536694A JPH0536694A JP3187323A JP18732391A JPH0536694A JP H0536694 A JPH0536694 A JP H0536694A JP 3187323 A JP3187323 A JP 3187323A JP 18732391 A JP18732391 A JP 18732391A JP H0536694 A JPH0536694 A JP H0536694A
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- JP
- Japan
- Prior art keywords
- shielding film
- ray shielding
- active region
- conductive layer
- semiconductor device
- Prior art date
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- Withdrawn
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体装置に関し、バンプ電極か
ら発生するα線やそれ以外のセラミックパッケージ等か
ら発生してバンプ電極を通過するα線がアクティブ領域
へ達するのを防ぐことができ、ソフトエラー等を生じ難
くして素子特性を良好にすることができる半導体装置を
提供することを目的とする。 【構成】 第１の導電性層２上に開口部３を有するアク
ティブ領域１及びα線遮蔽膜４が形成され、該開口部３
を介して該第１の導電性層２とコンタクトするように、
かつ該α線遮蔽膜４上に第２の導電性層５が形成され、
該開口部３上に対応する領域以外の該第２の導電性層５
上に導電性バンプ６が形成されてなるように構成する。
ら発生するα線やそれ以外のセラミックパッケージ等か
ら発生してバンプ電極を通過するα線がアクティブ領域
へ達するのを防ぐことができ、ソフトエラー等を生じ難
くして素子特性を良好にすることができる半導体装置を
提供することを目的とする。 【構成】 第１の導電性層２上に開口部３を有するアク
ティブ領域１及びα線遮蔽膜４が形成され、該開口部３
を介して該第１の導電性層２とコンタクトするように、
かつ該α線遮蔽膜４上に第２の導電性層５が形成され、
該開口部３上に対応する領域以外の該第２の導電性層５
上に導電性バンプ６が形成されてなるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、半
導体チップ上のバンプやパッケージ等から発生するα線
により、半導体チップのアクティブ領域が侵されるのを
防ぐことができる半導体装置に関する。近時、α線が半
導体チップのアクティブ領域を通過すると、ソフトエラ
ー等の問題が生じるため、α線を遮蔽することができる
構造の半導体装置が要求されている。
導体チップ上のバンプやパッケージ等から発生するα線
により、半導体チップのアクティブ領域が侵されるのを
防ぐことができる半導体装置に関する。近時、α線が半
導体チップのアクティブ領域を通過すると、ソフトエラ
ー等の問題が生じるため、α線を遮蔽することができる
構造の半導体装置が要求されている。
【０００２】
【従来の技術】図４は従来の半導体装置の構造を示す断
面図である。図４において、31はアクティブ領域であ
り、このアクティブ領域31にはＡｌ等からなる配線層32
が形成され、更にアクティブ領域31上にはポリイミド等
のα線遮蔽膜33が形成されている。なお、アクティブ領
域31には図示していない複数のトランジスタ、絶縁層及
び配線層が形成されている。34は配線層32上のα線遮蔽
膜33及びアクティブ領域31がエッチングされ形成された
コンタクトホールであり、このコンタクトホール34を介
して配線層32とコンタクトするようにＰｂ−Ｓｎ半田等
からなるバンプ電極35が形成されている。
面図である。図４において、31はアクティブ領域であ
り、このアクティブ領域31にはＡｌ等からなる配線層32
が形成され、更にアクティブ領域31上にはポリイミド等
のα線遮蔽膜33が形成されている。なお、アクティブ領
域31には図示していない複数のトランジスタ、絶縁層及
び配線層が形成されている。34は配線層32上のα線遮蔽
膜33及びアクティブ領域31がエッチングされ形成された
コンタクトホールであり、このコンタクトホール34を介
して配線層32とコンタクトするようにＰｂ−Ｓｎ半田等
からなるバンプ電極35が形成されている。
【０００３】この従来の半導体装置では、コンタクトホ
ール34を介してバンプ電極35を配線層32上に形成してお
り、バンプ電極35を取り囲むようにアクティブ領域31上
にα線を遮蔽するα線遮蔽膜33を形成していた。
ール34を介してバンプ電極35を配線層32上に形成してお
り、バンプ電極35を取り囲むようにアクティブ領域31上
にα線を遮蔽するα線遮蔽膜33を形成していた。
【０００４】
【発明が解決しようとする課題】上記した従来の半導体
装置では、バンプ電極35を取り囲み、しかもアクティブ
領域31を覆うようにα線遮蔽膜33を形成しているため、
パッケージから発生する図４に示す矢印Ａのα線を防ぐ
ことができるが、コンタクトホール34を介して配線層32
上に直接バンプ電極35を形成しているため、図４に示す
矢印Ｂ１のバンプ電極35から発生するα線やそれ以外の
セラミックパッケージ（図示せず）等から発生してバン
プ電極35を通過する図４に示す矢印Ｂ２のα線がアクテ
ィブ領域31へ達してしまい、ソフトエラー等が生じて素
子特性が劣化するという問題があった。
装置では、バンプ電極35を取り囲み、しかもアクティブ
領域31を覆うようにα線遮蔽膜33を形成しているため、
パッケージから発生する図４に示す矢印Ａのα線を防ぐ
ことができるが、コンタクトホール34を介して配線層32
上に直接バンプ電極35を形成しているため、図４に示す
矢印Ｂ１のバンプ電極35から発生するα線やそれ以外の
セラミックパッケージ（図示せず）等から発生してバン
プ電極35を通過する図４に示す矢印Ｂ２のα線がアクテ
ィブ領域31へ達してしまい、ソフトエラー等が生じて素
子特性が劣化するという問題があった。
【０００５】そこで本発明は、バンプ電極から発生する
α線やそれ以外のセラミックパッケージ等から発生して
バンプ電極を通過するα線がアクティブ領域へ達するの
を防ぐことができ、ソフトエラー等を生じ難くして素子
特性を良好にすることができる半導体装置を提供するこ
とを目的としている。
α線やそれ以外のセラミックパッケージ等から発生して
バンプ電極を通過するα線がアクティブ領域へ達するの
を防ぐことができ、ソフトエラー等を生じ難くして素子
特性を良好にすることができる半導体装置を提供するこ
とを目的としている。
【０００６】
【課題を解決するための手段】本発明による半導体装置
は上記目的達成のため、第１の導電性層上に開口部を有
するアクティブ領域及びα線遮蔽膜が形成され、該開口
部を介して該第１の導電性層とコンタクトするように、
かつ該α線遮蔽膜上に第２の導電性層が形成され、該開
口部上に対応する領域以外の該第２の導電性層上に導電
性バンプが形成されてなるものであり、この場合、第１
の導電性層から発生するα線がアクティブ領域へ達する
のを防ぐことができる。
は上記目的達成のため、第１の導電性層上に開口部を有
するアクティブ領域及びα線遮蔽膜が形成され、該開口
部を介して該第１の導電性層とコンタクトするように、
かつ該α線遮蔽膜上に第２の導電性層が形成され、該開
口部上に対応する領域以外の該第２の導電性層上に導電
性バンプが形成されてなるものであり、この場合、第１
の導電性層から発生するα線がアクティブ領域へ達する
のを防ぐことができる。
【０００７】本発明においては、前記導電性バンプを取
り囲み、かつ前記α線遮蔽膜を覆うように更にα線遮蔽
膜が形成されてなるように構成してもよく、また前記導
電性バンプと離間し、かつ前記α線遮蔽膜を覆うように
更にα線遮蔽膜が形成されてなるように構成してもよ
い。これらの場合、第１の導電性層から発生するα線の
他、更にセラミックパッケージ等から発生するα線がア
クティブ領域へ達するのを防ぐことができ好ましい。
り囲み、かつ前記α線遮蔽膜を覆うように更にα線遮蔽
膜が形成されてなるように構成してもよく、また前記導
電性バンプと離間し、かつ前記α線遮蔽膜を覆うように
更にα線遮蔽膜が形成されてなるように構成してもよ
い。これらの場合、第１の導電性層から発生するα線の
他、更にセラミックパッケージ等から発生するα線がア
クティブ領域へ達するのを防ぐことができ好ましい。
【０００８】
【作用】本発明では、図１に示すように、コンタクトホ
ール３を介して配線層２とコンタクトするように、かつ
α線遮蔽膜４上に導電性層５を形成し、コンタクトホー
ル３上に対応する領域以外の導電性層５上にバンプ電極
６を形成するように構成したため、図１に示す矢印Ｃの
バンプ電極６から発生するα線がアクティブ領域１に達
するのを導電性層５下に形成されたα線遮蔽膜４で防ぐ
ことができる。
ール３を介して配線層２とコンタクトするように、かつ
α線遮蔽膜４上に導電性層５を形成し、コンタクトホー
ル３上に対応する領域以外の導電性層５上にバンプ電極
６を形成するように構成したため、図１に示す矢印Ｃの
バンプ電極６から発生するα線がアクティブ領域１に達
するのを導電性層５下に形成されたα線遮蔽膜４で防ぐ
ことができる。
【０００９】
【実施例】以下、本発明を図面に基づいて説明する。図
１は本発明の一実施例に則した半導体装置の構造を示す
断面図である。図１において、１はアクティブ領域であ
り、このアクティブ領域１にはＡｌ等からなる配線層２
が形成されている。なお、アクティブ領域１には図示し
ていない複数のトランジスタ、絶縁層及び配線層が形成
されている。配線層２上にはコンタクトホール３を有す
るアクティブ領域１及びポリイミド等からなるα線遮蔽
膜４が形成されている。そして、コンタクトホール３を
介して配線層２とコンタクトするように、かつα線遮蔽
膜４上にＡｌ等からなる導電性層５が形成されている。
更に、コンタクトホール３上に対応する領域以外の導電
性層５上にＰｂ−Ｓｎ半田（Ａｕでもよい）等からなる
バンプ電極６が形成されている。
１は本発明の一実施例に則した半導体装置の構造を示す
断面図である。図１において、１はアクティブ領域であ
り、このアクティブ領域１にはＡｌ等からなる配線層２
が形成されている。なお、アクティブ領域１には図示し
ていない複数のトランジスタ、絶縁層及び配線層が形成
されている。配線層２上にはコンタクトホール３を有す
るアクティブ領域１及びポリイミド等からなるα線遮蔽
膜４が形成されている。そして、コンタクトホール３を
介して配線層２とコンタクトするように、かつα線遮蔽
膜４上にＡｌ等からなる導電性層５が形成されている。
更に、コンタクトホール３上に対応する領域以外の導電
性層５上にＰｂ−Ｓｎ半田（Ａｕでもよい）等からなる
バンプ電極６が形成されている。
【００１０】次に、その半導体装置の製造方法について
説明する。ここでは配線層２形成工程からバンプ電極６
形成工程までの配線構造部の形成方法を説明する。ま
ず、スパッタ法、ＲＩＥ等によりアクティブ領域１内に
Ａｌからなるパターニングされた膜厚１μｍ程度の配線
層２を形成し、ＣＶＤ法、ＲＩＥ等により配線層２上の
アクティブ領域１に開口部を有する膜厚１μｍ程度のＰ
ＳＧ膜を形成した後、アクティブ領域１（ＰＳＧ膜）に
形成された開口部上に対応する領域に開口部を有するよ
うに、かつアクティブ領域１上にポリイミドを塗布、パ
ターニングして膜厚5〜50μｍ程度のα線遮蔽膜４を形
成する。この時、配線層２上のアクティブ領域１及びα
線遮蔽膜４にコンタクトホール３が形成される。そし
て、スパッタ法、ＲＩＥ等により配線層２とコンタクト
するように、かつα線遮蔽膜４上にパターニングされた
Ａｌからなる膜厚１μｍ程度の導電性層５を形成した
後、鉱金等によりコンタクトホール３上に対応する領域
以外の導電性層５上にＰｂ−Ｓｎ半田からなるバンプ電
極６を形成することにより、図１に示すような配線構造
を得ることができる。
説明する。ここでは配線層２形成工程からバンプ電極６
形成工程までの配線構造部の形成方法を説明する。ま
ず、スパッタ法、ＲＩＥ等によりアクティブ領域１内に
Ａｌからなるパターニングされた膜厚１μｍ程度の配線
層２を形成し、ＣＶＤ法、ＲＩＥ等により配線層２上の
アクティブ領域１に開口部を有する膜厚１μｍ程度のＰ
ＳＧ膜を形成した後、アクティブ領域１（ＰＳＧ膜）に
形成された開口部上に対応する領域に開口部を有するよ
うに、かつアクティブ領域１上にポリイミドを塗布、パ
ターニングして膜厚5〜50μｍ程度のα線遮蔽膜４を形
成する。この時、配線層２上のアクティブ領域１及びα
線遮蔽膜４にコンタクトホール３が形成される。そし
て、スパッタ法、ＲＩＥ等により配線層２とコンタクト
するように、かつα線遮蔽膜４上にパターニングされた
Ａｌからなる膜厚１μｍ程度の導電性層５を形成した
後、鉱金等によりコンタクトホール３上に対応する領域
以外の導電性層５上にＰｂ−Ｓｎ半田からなるバンプ電
極６を形成することにより、図１に示すような配線構造
を得ることができる。
【００１１】このように本実施例では、コンタクトホー
ル３を介して配線層２とコンタクトするように、かつα
線遮蔽膜４上に導電性層５を形成し、コンタクトホール
３上に対応する領域以外の導電性層５上にバンプ電極６
を形成するように構成したため、図１に示す矢印Ｃのバ
ンプ電極６から発生するα線がアクティブ領域１に達す
るのを導電性層５下に形成されたα線遮蔽膜４で防ぐこ
とができる。このため、従来の配線層２上に直接バンプ
電極６が形成されている場合よりもα線がアクティブ領
域１に達する量を減少させることができる。従って、ソ
フトエラー等を生じ難くして素子特性を良好にすること
ができる。
ル３を介して配線層２とコンタクトするように、かつα
線遮蔽膜４上に導電性層５を形成し、コンタクトホール
３上に対応する領域以外の導電性層５上にバンプ電極６
を形成するように構成したため、図１に示す矢印Ｃのバ
ンプ電極６から発生するα線がアクティブ領域１に達す
るのを導電性層５下に形成されたα線遮蔽膜４で防ぐこ
とができる。このため、従来の配線層２上に直接バンプ
電極６が形成されている場合よりもα線がアクティブ領
域１に達する量を減少させることができる。従って、ソ
フトエラー等を生じ難くして素子特性を良好にすること
ができる。
【００１２】次に、本発明においては、図２に示すよう
に、図１に示す構造の素子にバンプ電極６を取り囲み、
かつα線遮蔽膜４を覆うように更に5〜50μｍ程度のポ
リイミドからなるα線遮蔽膜７を形成し構成してもよ
い。この場合、図１に示す実施例と同様、図２に示す矢
印Ｄの如くバンプ電極６から発生するα線を導電性層５
下に形成されたα線遮蔽膜４で防ぐことができるととも
に、図２に示す矢印Ｅの如く、更にコンタクトホール３
上領域でのセラミックパッケージ等から発生するα線を
導電性層５上に形成されたα線遮蔽膜７で防ぐことがで
き好ましい。
に、図１に示す構造の素子にバンプ電極６を取り囲み、
かつα線遮蔽膜４を覆うように更に5〜50μｍ程度のポ
リイミドからなるα線遮蔽膜７を形成し構成してもよ
い。この場合、図１に示す実施例と同様、図２に示す矢
印Ｄの如くバンプ電極６から発生するα線を導電性層５
下に形成されたα線遮蔽膜４で防ぐことができるととも
に、図２に示す矢印Ｅの如く、更にコンタクトホール３
上領域でのセラミックパッケージ等から発生するα線を
導電性層５上に形成されたα線遮蔽膜７で防ぐことがで
き好ましい。
【００１３】次に、本発明においては、図３に示すよう
に、図１に示す構造の素子にバンプ電極６と離間し、か
つα線遮蔽膜４を覆うように更にポリイミドからなる5
〜50μｍ程度のα線遮蔽膜８を形成し構成してもよく、
図２に示す実施例と同様の効果を得ることができる。
に、図１に示す構造の素子にバンプ電極６と離間し、か
つα線遮蔽膜４を覆うように更にポリイミドからなる5
〜50μｍ程度のα線遮蔽膜８を形成し構成してもよく、
図２に示す実施例と同様の効果を得ることができる。
【００１４】
【発明の効果】本発明によれば、バンプ電極から発生す
るα線やそれ以外のセラミックパッケージ等から発生し
てバンプ電極を通過するα線がアクティブ領域へ達する
のを防ぐことができ、ソフトエラー等を生じ難くして素
子特性を良好にすることができるという効果がある。
るα線やそれ以外のセラミックパッケージ等から発生し
てバンプ電極を通過するα線がアクティブ領域へ達する
のを防ぐことができ、ソフトエラー等を生じ難くして素
子特性を良好にすることができるという効果がある。
【図１】本発明の一実施例に則した半導体装置の構造を
示す断面図である。
示す断面図である。
【図２】本発明に適用できる半導体装置の構造を示す断
面図である。
面図である。
【図３】本発明に適用できる半導体装置の構造を示す断
面図である。
面図である。
【図４】従来例の半導体装置の構造を示す断面図であ
る。
る。
１ アクティブ領域
２ 配線層
３ コンタクトホール
４ α線遮蔽膜
５ 導電性層
６ バンプ電極
７ α線遮蔽膜
８ α線遮蔽膜
Claims (3)
- 【請求項１】 第１の導電性層（２）上に開口部（３）
を有するアクティブ領域（１）及びα線遮蔽膜（４）が
形成され、該開口部（３）を介して該第１の導電性層
（２）とコンタクトするように、かつ該α線遮蔽膜
（４）上に第２の導電性層（５）が形成され、該開口部
（３）上に対応する領域以外の該第２の導電性層（５）
上に導電性バンプ（６）が形成されてなることを特徴と
する半導体装置。 - 【請求項２】 前記導電性バンプ（６）を取り囲み、か
つ前記α線遮蔽膜（４）を覆うように、更にα線遮蔽膜
（７）が形成されてなることを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 前記導電性バンプ（６）と離間し、かつ
前記α線遮蔽膜（４）を覆うように、更にα線遮蔽膜
（８）が形成されてなることを特徴とする請求項１記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3187323A JPH0536694A (ja) | 1991-07-26 | 1991-07-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3187323A JPH0536694A (ja) | 1991-07-26 | 1991-07-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536694A true JPH0536694A (ja) | 1993-02-12 |
Family
ID=16204001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3187323A Withdrawn JPH0536694A (ja) | 1991-07-26 | 1991-07-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536694A (ja) |
-
1991
- 1991-07-26 JP JP3187323A patent/JPH0536694A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |