JPH0536489A - 電子装置 - Google Patents

Abstract

(57)【要約】 【目的】 半導体素子を静電気による破壊から保護する
こと。 【構成】 半導体素子８と、この半導体素子８に接続さ
れる導体４，７と、導体４，７の途中に設けた抵抗素子
５と、導体４に抵抗素子５の両極間距離より接近して配
置したＧＮＤ（グランド）電位の銅パターン９とを具え
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は静電気による破壊から保
護されるようにした電子装置に関する。

【０００２】

【従来の技術】従来、静電気保護手段としては、通常、
バリスタを用い、これを静電気印加点と半導体素子の間
に配置していた。

【０００３】またバリスタは高価なためリード線付きの
抵抗を使用することもあった。

【０００４】なお、リード線付きの抵抗は実装面積を大
きくとるのでチップ抵抗を使うこともある。

【０００５】図５は従来例の模式図である。図中、１は
人間の指などの静電気放射物、２は静電気放射物１から
放電された火花、３は静電気印加点、５１は抵抗素子、
４は静電気印加点３から抵抗素子５１までの銅パター
ン、７は抵抗素子５１から半導体素子８までの銅パター
ン、５２は抵抗素子５１を貫通する放電電流、５３は銅
パターン４の付近の（隣接する）銅パターン、５４は銅
パターン４と銅パターン５３をつなぐ放電電流である。

【０００６】

【発明が解決しようとする課題】しかしながら、前記従
来例においては、静電気放射物１から放射された静電気
による電流は、印加点３，銅パターン４を通って抵抗５
１に達する。ここで、抵抗５１のインピーダンスが高い
と、沿面放電が起き、放電電流５２が半導体素子８の入
力部まで達してこの半導体素子８を破壊する。

【０００７】しかも、このとき抵抗素子５１の両極間の
距離が大きければ、銅パターン４の付近の銅パターン５
３等に沿面放電し、その銅パターン５３につながってい
る半導体素子を破壊する。

【０００８】このように、抵抗素子５１の値を大きくす
ると沿面放電が起こり、半導体素子等を破壊することに
なる。

【０００９】以上のように従来例においては次のような
問題がある。

【００１０】（１）バリスタを使うと高価であり、実装
面積が大きい。

【００１１】（２）リード線付きの抵抗を使うと実装面
積が大きく、しかも、他の信号線に放電して他の半導体
素子が破壊してしまう。

【００１２】（３）チップ抵抗を使うと、静電気の高い
電圧によって両極間に放電が起こり、半導体素子が破壊
してしまう。

【００１３】そこで、本発明の目的は以上のような問題
を解消した電子装置を提供することにある。

【００１４】

【課題を解決するための手段】上記目的を達成するため
本発明は半導体素子と、該半導体素子に接続され、静電
気が印加される導体と、該導体の途中に設けた抵抗素子
と、前記導体から前記抵抗素子の両極間距離よりも短い
距離の箇所であって、当該抵抗素子両端のうちの前記静
電気が印加される箇所側に配置した静電気を放電するた
めの放電用導体とを具えたことを特徴とする。

【００１５】

【作用】本発明によれば静電気は、静電気が印加される
導体から放電用導体に放電されることになり、半導体素
子は静電気による破壊から保護される。

【００１６】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００１７】図１は本発明の第１実施例の模式図であ
り、図中、１は人間の指などの静電気放射物、２は静電
気放射物１から放電された火花、３は静電気印加点、４
は静電気印加点３から抵抗素子５までの銅パターン、６
は抵抗素子５のリード、７は抵抗素子５から半導体素子
８までの銅パターン、９は回路内におけるグランドレベ
ルの銅パターンである。銅パターン９は、その一部が抵
抗素子５の印加点３側のリード６と銅パターン４との接
続部分を囲むように配置され、この接続部分と銅パター
ン９との間の距離は、抵抗素子５の両端のリード６間の
距離より短い。

【００１８】この構成において、静電気放射物１から放
射された静電気による電流は印加点３，銅パターン４を
通り、抵抗素子５を経由し、銅パターン７を通って半導
体素子８に達するので、半導体素子８の入力からグラン
ドまたは電源に流れ込む。これによって抵抗素子５に発
生する電圧が高くなり、半導体素子８に流れ込む電流を
制限する。そして抵抗素子５の両端電圧が高くなりすぎ
ると、抵抗素子５の両端のリード６間の距離よりも短い
距離の銅パターン４と銅パターン９との間で放電が起こ
り、半導体素子８には電流が流れ込まなくなる。よって
半導体素子８は破壊に到らない。

【００１９】（他の実施例）図２は本発明の第２実施例
の模式図であり、図中１，２，３，４，７，８は図１と
同じであり、２１は銅パターンによるランドであって、
銅パターン４および７の端に各々設けられている。２２
はチップ抵抗素子、２３はチップ抵抗素子２３の両端の
電極であってランド２１に接続されている。２４は銅パ
ターン４およびこの銅パターン４に接続されたランド２
１に一部が隣接した、回路中のグランド電位の銅パター
ンである。

【００２０】この構成においては、チップ抵抗素子２２
を使用しており、銅パターン２４の一部をチップ抵抗素
子２２の両端の電極２３間の距離よりも短くなるように
十分に銅パターン４側のランド２１に近づけておく。

【００２１】以上の構成の動作は第１実施例と同様であ
り、この構成においてはチップ抵抗素子２２を使ってい
るため、実装面積を小さくすることが可能である。

【００２２】図３は本発明の第３実施例の模式図であ
り、図中１〜８は図１と同じであり、３１は回路内にお
ける電源電位の銅パターンであって、その一部が銅パタ
ーン４側の抵抗素子５のリード６と銅パターン４との接
続部を囲むように配置されている。

【００２３】この構成においては、静電気放射物１から
放射された静電気による電流は、銅パターン４から銅パ
ターン３１に放電し、半導体素子８を保護する。この構
成では、基板上のＧＮＤ（グランド）パターン（図１の
９）が付近にない時に有効である。

【００２４】図４は本発明の第４実施例の模式図であ
り、図中、１，２，３，４，７，８は図１と同じであ
り、２１，２２，２３は図２と同じであり、４１は銅パ
ターン４および銅パターン４側のランド２１に隣接した
銅パターン、４４は回路内のＧＮＤ電位の銅パターン、
４２は銅パターン４１および４４に接続したランド、４
３はランド４２間に設けた低抵抗のチップ抵抗素子であ
る。

【００２５】この構成においては、静電気放射物１から
放射された静電気による電流は第２実施例と同じ経路を
とった後、銅パターン４から銅パターン４１に放電し、
ランド４２に接続された低抵抗のチップ抵抗素子４３を
通り、銅パターン４４に達する。この時に流れる最大電
流は、チップ抵抗素子４３により制限される。またこの
チップ抵抗素子４３は低抵抗なので両極間の放電は起き
ない。この構成では、静電気がグランドパターン（銅パ
ターン４４）に流れることにより、ＣＰＵ等が誤動作す
るのを防止することができる。

【００２６】図６は本発明の第５実施例の模式図であ
り、図中、１，２，３，５，６，７，８は図１と同じで
あり、６１は他装置内の印加点３が接続されている銅パ
ターン、６２は他装置の銅パターン６１の端に接続され
ているコネクタ、６３は他装置と本発明装置とをつなぐ
ケーブル、６４はケーブル６３と本発明装置とをつなぐ
コネクタ、６５はコネクタ６２，ケーブル６３，コネク
タ６４を通じて銅パターン６１と電気的につながってい
る銅パターンである。

【００２７】この構成において、他装置の印加点３に静
電気が印加された時、その電流は印加点３から銅パター
ン６１，コネクタ６２，ケーブル６３，コネクタ６４，
銅パターン６５，抵抗５，銅パターン７を通じて半導体
素子８の入力に達する。このように他装置から伝搬して
きた静電気に対しても、第１実施例と同様の動作により
ＧＮＤパターン（銅パターン９）に放電し、半導体素子
８は保護される。

【００２８】

【発明の効果】以上説明したように本発明によれば半導
体素子などの静電気に弱い素子を静電気による破壊から
保護することができ、しかも他の保護素子に比べて安価
に構成することができる。

【図面の簡単な説明】

【図１】本発明第１実施例の模式図である。

【図２】本発明第２実施例の模式図である。

【図３】本発明第３実施例の模式図である。

【図４】本発明第４実施例の模式図である。

【図５】従来例の模式図である。

【図６】本発明第５実施例の模式図である。

【符号の説明】

４，７，９ 銅パターン ５ 抵抗素子 ６ リード ８ 半導体素子

Claims (1)

1. 【特許請求の範囲】 【請求項１】 半導体素子と、該半導体素子に接続さ
   れ、静電気が印加される導体と、該導体の途中に設けた
   抵抗素子と、前記導体から前記抵抗素子の両極間距離よ
   りも短い距離の箇所であって、当該抵抗素子両端のうち
   の前記静電気が印加される箇所側に配置した静電気を放
   電するための放電用導体とを具えたことを特徴とする電
   子装置。