JPH0535774A - 演算回路 - Google Patents

Abstract

(57)【要約】 【目的】 乗算誤差を少なくし、データ交換の回数を減
ずる。 【構成】 二重構造の入力レジスタ２−１，２−２、セ
レクタ３−１，３−２、乗算器４、加減算器５、出力レ
ジスタ６、及びセレクタ７を有する演算回路において、
各入力レジスタ２−１，２−２の出力側に、それぞれ補
助加減算器１０−１，１０−２を設け、さらにレジスタ
１１−１，１１−２を設けた。補助加減算器１０−１，
１０−２によりデータの加算又は減算を行うようにして
いるので、演算時、乗算の組み合わせを少なくでき、デ
ータの入れ替えが不必要となる。また、乗算回数が少な
くなることで、乗算誤差が減少する。さらに、補助加減
算器１０−１，１０−２の加減算を乗算器４の乗算と同
時に行うことにより、加減算回数の増加分を抑えること
が可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速数値演算処理用の
ディジタル・シグナル・プロセッサ（以下、ＤＳＰとい
う）等に設けられる演算回路、特に乗算器、加減算器、
及び二重構造からなる入力レジスタ等を有し、該入力レ
ジスタ間で加減算する機能を備えた演算回路に関するも
のである。

【０００２】

【従来の技術】従来、この種の演算回路としては、例え
ば、文献；ＡＤＳＰ−２１００／２１００Ａユーザーズ
・マニュアル、アナログ・デバイセズ（株）（１９８
８）Ｐ．１２−２７に記載されるものがあった。

【０００３】図２は、前記文献に記載された従来の演算
回路の一構成例を示すブロック図である。

【０００４】この演算回路は、プログラムバス、データ
バス又は演算出力バス１を有し、そのバス１には、２つ
の入力レジスタ２−１，２−２が接続されている。この
入力レジスタ２−１，２−２は、それぞれ２個のＸＡレ
ジスタ２−１ａとＸＢレジスタ２−１ｂ、２個のＹＡレ
ジスタ２−２ａとＹＢレジスタ２−２ｂからなる二重構
造で構成されている。ＸＡレジスタ２−１ａとＹＡレジ
スタ２−２ａ、及びＸＢレジスタ２−１ｂとＹＢレジス
タ２−２ｂとは一対になっており、二対のレジスタを同
時に使用することは不可能となっている。

【０００５】各入力レジスタ２−１，２−２の出力側に
は、それぞれ第１のセレクタ３−１，３−２が接続され
ている。セレクタ３−１，３−２は、ＸＡレジスタ２−
１ａとＸＢレジスタ２−１ｂ、及びＹＡレジスタ２−２
ａとＹＢレジスタ２−２ｂのいづれか一方を選択して出
力データを出力する機能を有し、その出力側は、乗算器
４に接続されている。乗算器４は、セレクタ３−１，３
−２の各出力データの乗算を行う機能を有し、さらにそ
の出力側が加減算器５に接続されている。

【０００６】加減算器５は、乗算結果と帰還入力データ
Ｓ７を加算、又は減算し、或いは演算結果を累積して演
算結果を出力する回路であり、その出力側には出力レジ
スタ６が接続されている。出力レジスタ６は、入力レジ
スタ２−１，２−２と同様に２個のＺＡレジスタ６ａと
ＺＢレジスタ６ｂからなる二重構造で構成されている。
出力レジスタ６の出力側には、第２のセレクタ７が接続
されている。セレクタ７は、ＺＡレジスタ６ａとＺＢレ
ジスタ６ｂのいづれか一方を選択して出力データを出力
する回路であり、その出力側から加減算器５の入力側へ
帰還入力データＳ７を供給する機能を有すると共に、出
力データをバス１に出力する機能を有している。

【０００７】この演算回路内の各構成回路は、ＤＳＰ等
に設けられる命令デコードからの制御信号により、制御
される構成となっている。

【０００８】次に、この演算回路の動作について説明す
る。図示しない命令デコードからの制御信号により、プ
ログラムバス、データバス又は演算出力バス１からデー
タが入力レジスタ２−１及び入力レジスタ２−２に入力
されると、該データはそれぞれＸＡレジスタ２−１ａ、
ＸＢレジスタ２−１ｂ、ＹＡレジスタ２−２ａ、及びＹ
Ｂレジスタ２−２ｂに格納される。

【０００９】ＸＡレジスタ２−１ａとＸＢレジスタ２−
１ｂは、いづれか一方がセレクタ３−１により選択され
る。同様にＹＡレジスタ２−２ａとＹＢレジスタ２−２
ｂは、いづれか一方がセレクタ３−２により選択され
る。

【００１０】各セレクタ３−１，３−２により選択され
た出力データは乗算器４へ入力され、該乗算器４によっ
て乗算される。乗算結果は、帰還入力データＳ７と共に
加減算器５に出力される。加減算器５の演算結果は、出
力レジスタ６に出力され、ＺＡレジスタ６ａとＺＢレジ
スタ６ｂに格納される。

【００１１】セレクタ７は、ＺＡレジスタ６ａとＺＢレ
ジスタ６ｂのうちいづれか一方を選択して出力データを
出力する。そして、その出力データが、加減算器５の入
力側に供給されると共に、プログラムバス、データバス
又は演算出力バス１へ出力される。

【００１２】このように、この演算回路は、入力レジス
タ２−１，２−２間のデータを乗算する機能、乗算結果
と加減算器５の出力結果を加算する機能、及び乗算結果
を加減算器５の出力結果から減算する機能を有し、所定
の演算が行われる。

【００１３】

【発明が解決しようとする課題】しかしながら、前記従
来の演算回路では、次のような課題があった。

【００１４】（Ａ） 従来の回路で、次式のような複素
数型のデータの演算を行う場合を考えてみる。複素数型
のデータは、実部と虚部のデータ構造を有しているた
め、次式（１）で与えられた計算の場合、通常、（２）
のように展開して演算が行われる。 （ａ＋ｊｂ）・（ｃ＋ｊｄ） …（１） （ａｃ−ｂｄ）＋ｊ（ｂｃ＋ａｄ） …（２） この展開では、ａｃ，ｂｄ，ｂｃ，ａｄの４項に応じ、
乗算は４回が必要となる。

【００１５】一般に、加減算演算において、有限語長固
定小数点の演算誤差は、桁あふれが生じない場合には、
生じない。一方、乗算演算においては、乗算結果が出力
されるときに、有限語長に丸められるため、丸めによる
演算誤差が生じる。このため、乗算演算の回数に従っ
て、演算誤差も大きくなる。

【００１６】（Ｂ） 入力レジスタ２−１，２−２を構
成するＸＡレジスタ２−１ａ、ＸＢレジスタ２−１ｂ、
ＹＡレジスタ２−２ａ、及びＹＢレジスタ２−２ｂを同
時に使用できない。即ち、前記（２）式の展開に従って
演算を行う場合、ａとｃ、ｂとｄ、ｂとｃ、ａとｄの各
データを入力するにあたり、ＸＡレジスタ２−１ａとＹ
Ａレジスタ２−２ａ、又はＸＢレジスタ２−１ｂとＹＢ
レジスタ２−２ｂに対して入れ換え操作を必要とすると
いう問題があった。

【００１７】本発明は、前記従来技術が持っていた課題
として、乗算回数に従って演算誤差が生じる点、及びデ
ータの入れ換え操作を必要とするという点について解決
した演算回路を提供するものである。

【００１８】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、バス上のデータを格納し二つの出力
データを出力する二重構造からなる入力レジスタと、前
記入力レジスタの二つの出力データのいづれか一方を選
択する第１のセレクタと、前記第１のセレクタの出力デ
ータを乗算する乗算器と、前記乗算器の乗算結果と帰還
入力データとの加算又は減算を行う加減算器と、前記加
減算器の演算結果を格納し二つの出力データを出力する
二重構造からなる出力レジスタと、前記出力レジスタの
二つの出力データのいづれか一方を選択して前記帰還入
力データを前記加減算器へ与える第２のセレクタとを、
備えた演算回路において、前記入力レジスタの二つの出
力データの加算又は減算を行う補助加減算器と、前記補
助加減算器の出力データを格納するレジスタとを、設け
ている。

【００１９】第２の発明は、第１の発明の前記補助加減
算器を、制御信号に基づき加算又は減算を前記乗算器の
乗算と同時に行う構成としたものである。

【００２０】

【作用】第１の発明は、以上のように演算回路を構成し
たので、入力レジスタにバス上のデータが格納される
と、補助加減算器によって入力レジスタの二つの出力デ
ータの加算又は減算が行われ、第１のセレクタにより選
択された入力レジスタ間の出力データが乗算器で乗算さ
れる。この時、乗算の回数は減少したものとなる。乗算
結果は、加減算器に入力されて帰還入力データと共に加
算又は減算され、その演算結果は出力レジスタに格納さ
れる。第２のセレクタは、出力レジスタの二つの出力デ
ータのいづれか一方を選択して帰還入力データを加減算
器へ与え、さらにバスへ出力する。

【００２１】第２の発明は、第１の発明の補助加減算器
が行う加減算を、乗算器の乗算と同時に行うようにして
いるので、加減算回数の増加分が抑えられる。従って、
前記課題を解決できるのである。

【００２２】

【実施例】図１は、本発明の一実施例を示す演算回路の
構成ブロック図であり、従来の図２中の要素と同一の要
素には、同一の符号が付されている。

【００２３】この演算回路が従来の回路と異なる点は、
入力レジスタ２−１，２−２の出力側に補助加減算器１
０−１，１０−２を設け、さらにその出力側にレジスタ
１１−１，１１−２を設けた点である。

【００２４】即ち、従来の図２中の入力レジスタ２−
１，２−２を構成するＸＡレジスタ２−１ａとＸＢレジ
スタ２−１ｂ、及びＹＡレジスタ２−２ａとＹＢレジス
タ２−２ｂの各出力側には、補助加減算器１０−１，１
０−２が接続されている。補助加減算器１０−１は、入
力レジスタ２−１の二つの出力データ、即ち、ＸＡレジ
スタ２−１ａとＸＢレジスタ２−１ｂに格納された各デ
ータの加算又は減算を行う機能を有し、その出力側には
レジスタ１１−１が接続されている。レジスタ１１−２
は、補助加減算器１０−２の出力データを格納する機
能、及び出力データをプログラムバス、データバス又は
演算出力バス１に出力する機能を有している。

【００２５】同様に、補助加減算器１０−２は、入力レ
ジスタ２−２の二つの出力データ、即ち、ＹＡレジスタ
２−２ａとＹＢレジスタ２−２ｂに格納された各データ
の加算又は減算を行う機能を有し、その出力側にはレジ
スタ１１−２が接続されている。レジスタ１１−２は、
補助加減算器１０−２の出力データを格納する機能、及
び出力データをプログラムバス、データバス又は演算出
力バス１に出力する機能を有している。

【００２６】補助加減算器１０−１，１０−２及びレジ
スタ１１−１，１１−２は、図示しない命令デコーダか
ら出力される制御信号により、他の回路と同様に制御さ
れる。

【００２７】次に、この演算回路の動作を説明する。こ
の演算回路で、例えば、前記（１）式の複素数型のデー
タの計算を行う場合を考える。 （ａ＋ｊｂ）・（ｃ＋ｊｄ） …（１） この（１）式に対して、従来の展開は、次の（２）式に
表せるものであった。 （ａｃ−ｂｄ）＋ｊ（ｂｃ＋ａｄ） …（２） この場合、ａｃ，ｂｄ，ｂｃ，ａｄの４項に応じ、４回
の乗算を必要とし、除算結果を出力する際に丸めによる
誤差が生じるのであるから、誤差を低減させるために
は、乗算演算の回数を減少させればよい。従って乗算回
数を減少させるために、（１）式を次の（３）式に展開
する。 （ａｃ−ｂｄ）＋ｊ｛（ａ＋ｂ）・（ｃ＋ｄ）−（ａｃ−ｂｄ）｝…（３） このような展開では、乗算回数は、ａｃ，ｂｄ，（ａ＋
ｂ）・（ｃ＋ｄ）の３回となる。

【００２８】この展開式に従って、図示しない命令デコ
ーダにより演算に必要なデータを入力レジスタ２−１，
２−２へ送出し、ＸＡレジスタ２−１ａにデータａ、Ｘ
Ｂレジスタ２−１ｂにデータｂ、ＹＡレジスタ２−２ａ
にデータｃ、ＹＢレジスタ２−２ｂにデータｄを入力す
る。

【００２９】入力レジスタ２−１から出力されるデータ
ａ，ｂは、セレクタ３−１によっていづれか一方に選択
され、選択されたデータが乗算器４へ出力される。ま
た、入力レジスタ２−１の二つの出力データは、補助加
減算器１０−１にそれぞれ入力される。一方、入力レジ
スタ２−２から出力されるデータｃ，ｄは、セレクタ３
−２によっていづれか一方に選択され、選択されたデー
タが乗算器４へ出力される。入力レジスタ２−２の二つ
の出力データは、補助加減算器１０−２にそれぞれ入力
される。

【００３０】補助加減算器１０−１は、二つの出力デー
タａ，ｂの加算（ａ＋ｂ）、又は減算（ａ−ｂ）を行
い、一方、補助加減算器１０−２は、二つの出力データ
ｃ，ｄの加算（ｃ＋ｄ）、又は減算（ｃ−ｄ）を行う。
この加減算は、乗算器４が行う乗算と同時に行われる。
補助加減算器１０−１，１０−２の演算結果は、それぞ
れレジスタ１１−１，１１−２に格納されてバス１へ出
力される。

【００３１】乗算器４では、各セレクタ３−１，３−２
により選択された出力データを乗算し、乗算結果を加減
算器５へ出力する。加減算器５は、乗算結果と帰還入力
データＳ７を入力し、加算、又は減算を行い、該演算結
果が、出力レジスタ６内のＺＡレジスタ６ａとＺＢレジ
スタ６ｂに格納される。

【００３２】ＺＡレジスタ６ａ及びＺＢレジスタ６ｂに
格納された各演算結果は、セレクタ７によりいづれか一
方が選択されて出力される。セレクタ７から出力された
出力データは、加減算器５の入力側へ供給されると共に
プログラムバス、データバス又は演算出力バス１へ出力
される。

【００３３】このように、乗算器４では、出力データ
ａ，ｃの乗算、出力データｂ，ｄの乗算、及び出力デー
タ（ａ＋ｂ），（ｃ＋ｄ）の乗算の３回の乗算が行われ
ることになる。

【００３４】本実施例では、次のような利点を有する。

【００３５】（ａ） 入力レジスタ２−１，２−２の各
出力側に補助加減算器１０−１，１０−２を設け、さら
にその出力側にレジスタ１１−１，１１−２を設けてい
る。これにより、展開式に含まれる乗算の組み合わせを
少なくできる。例えば、前記（１）式のような複素数型
のデータを乗算する場合、展開式の変更により乗算の組
み合わせが４種類から３種類となっている。このため、
入力レジスタ２−１，２−２を構成するＸＡレジスタ２
−１ａ、ＸＢレジスタ２−１ｂ、ＹＡレジスタ２−２
ａ、及びＹＢレジスタ２−２ｂに格納するデータを乗算
の組み合わせに対応させることができ、データの入れ換
え操作が不必要となる。さらに、乗算回数も４回から３
回になるため、乗算誤差が減少するようになる。

【００３６】（ｂ） 前記（１）式の展開を前記（３）
式のように変更したことによって、乗算回数は減少し、
加減算演算の回数は増加しているが、本実施例では、補
助加減算器１０−１，１０−２が行う加算又は減算を、
乗算器４が行う乗算と同時に行うようにしていること
で、展開式の変更による加減算回数の増加分を抑えるこ
とが可能となる。

【００３７】なお、本発明は前記実施例に限らず、種々
の変形が可能である。その変形例としては、例えば次の
ようなものがある。

【００３８】（ｉ） 図１では、入力レジスタ２−１，
２−２の各出力側に、補助加減算器１０−１，１０−２
及びレジスタ１１−１，１１−２を設けたが、入力レジ
スタを任意の数だけ設け、該入力レジスタの個数に応じ
た数の補助加減算器及びレジスタを設けるようにしても
よい。

【００３９】（ｉｉ） 前記実施例では、複素数型デー
タについて説明したが、他の数値演算についても、前記
実施例と同様の利点が得られる。

【００４０】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、補助加減算器を設けて入力レジスタの二つの
出力データの加算又は減算を行うようにしているので、
乗算の組み合わせを少なくできる。これにより、乗算の
組み合わせに応じた入力データの入れ替えが不必要とな
る。さらに、乗算回数が少なくなるので、乗算誤差が減
少する演算回路を実現できる。

【００４１】第２の発明によれば、補助加減算器の演算
と乗算器の乗算とを同時に行うようにしているため、加
減算回数の増加分を抑えることができる。

【図面の簡単な説明】

【図１】本発明の実施例を示す演算回路の構成ブロック
図である。

【図２】従来の演算回路の構成例を示すブロック図であ
る。

【符号の説明】

２−１，２−２ 入力レジスタ ３−１，３−２ 第１のセレクタ ４ 乗算器 ５ 加減算器 ６ 出力レジスタ ７ 第２のセレクタ １０−１，１０−２ 補助加減算器 １１−１，１１−２ レジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 バス上のデータを格納し二つの出力デー
   タを出力する二重構造からなる入力レジスタと、 前記入力レジスタの二つの出力データのいづれか一方を
   選択する第１のセレクタと、 前記第１のセレクタの出力データを乗算する乗算器と、 前記乗算器の乗算結果と帰還入力データとの加算又は減
   算を行う加減算器と、前記加減算器の演算結果を格納し
   二つの出力データを出力する二重構造からなる出力レジ
   スタと、 前記出力レジスタの二つの出力データのいづれか一方を
   選択して前記帰還入力データを前記加減算器へ与える第
   ２のセレクタとを、 備えた演算回路において、 前記入力レジスタの二つの出力データの加算又は減算を
   行う補助加減算器と、前記補助加減算器の出力データを
   格納するレジスタとを、設けたことを特徴とする演算回
   路。
2. 【請求項２】 請求項１記載の演算回路において、前記
   補助加減算器は、制御信号に基づき加算又は減算を前記
   乗算器の乗算と同時に行う構成とした演算回路。