JP2000250895A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＣＴ／ＩＤＣＴに含まれるタスキ掛け演算
を高速で行う。 【解決手段】 ＲＩＳＣプロセッサ１０に積和演算コプ
ロセッサ１２が接続される。ＲＩＳＣプロセッサ１０
は、画像信号や音声信号の圧縮／伸長の際のＤＣＴ／Ｉ
ＤＣＴ演算を実行する。タスキ掛け演算が必要となる場
合、ＲＩＳＣプロセッサ１０はコプロセッサ１２のレジ
スタ３４、３６に被乗数及び乗数をロードする。積和演
算コプロセッサ１２は、ＲＩＳＣプロセッサ１０からの
ロード命令をトリガーとしてレジスタ３４、３６に書き
込まれた被乗数及び乗数を用いてタスキ掛け演算を実行
し、出力レジスタ４２に書き込む。出力レジスタ４２に
書き込まれたタスキ掛け演算結果は、ＲＩＳＣプロセッ
サ１０のストア命令により読み出される。ＤＣＴ／ＩＤ
ＣＴ専用のハードウエアを設けることなく、コプロセッ
サ１２でタスキ掛け演算を行うことで、簡易なハードウ
ェア構成で高速なタスキ掛け演算を実行できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ処理装置、特
に画像信号や音声信号の圧縮／伸長に用いられる離散コ
サイン変換／離散コサイン逆変換演算の実行に関する。

【０００２】

【従来の技術】従来より、画像信号や音声信号の圧縮／
伸長には、離散コサイン変換（ＤＣＴ）及び離散コサイ
ン逆変換（ＩＤＣＴ）が用いられている。

【０００３】図３に示されるように、８×８の２次元画
素のＤＣＴ及びＩＤＣＴは以下の式で表される。

【０００４】

【数１】

【数２】 ただし、

【数３】 である。ここで、上式で示されるようにＤＣＴは一種の
マトリクス演算と考えることができ、この場合、例えば
ＤＣＴは以下のように表現することができる。

【０００５】

【数４】 １つの要素Ｆを算出するには乗算６４回、加算６４回の
演算が必要となり、全体では６４個のＦ（Ｆ_０〜
Ｆ_６３）についての演算が必要となるので、合計乗算４
０９６回及び加算４０９６回が必要となる。単純にこの
演算を実行する場合には、膨大なハードウエアが必要と
なるため、従来より２次元ＤＣＴ／ＩＤＣＴを簡易に行
う方法が知られている。

【０００６】今、以下のような８要素の１次元ＤＣＴ及
びＩＤＣＴを考える。

【０００７】

【数５】

【数６】 ただし、

【数７】 である。これらの演算を、図４に示すように水平方向の
８ライン行い、その後垂直方向に８ライン（合計１６ラ
イン）行うと、その結果は２次元ＤＣＴを施したものと
等価になることが知られている。１回の１次元ＤＣＴは
１要素につき乗算８回、加算８回、１ラインでは乗算６
４回、加算６４回が必要であるため、２次元分では乗算
１０２４回、加算１０２４回となり、大幅な演算回数の
低減をはかることができる。

【０００８】このように、２次元ＤＣＴ／ＩＤＣＴも１
次元化することで演算数を低減することが可能であり、
従来より、この１次元ＤＣＴ／ＩＤＣＴを実行するため
の高速な演算アルゴリズムが提案されている。これらの
高速アルゴリズムの１つとして、いわゆるバタフライ演
算と呼ばれるものがあり、図５にこの演算を模式的に示
す。

【０００９】図において、左方向から右方向に向かう演
算がＤＣＴであり、逆に右方向から左方向に向かう演算
がＩＤＣＴである。実線は加算、破線は減算を示してお
り、線に付加される数値（Ｃｉ）は乗数を表している。
このバタフライ演算においては、図６に示されるような
演算パターンが頻繁に出現する。すなわち、入力ａ、ｂ
が存在し、ａとｂから出力ｘが生じ、さらに入力ａとｂ
から出力ｙが生じる場合であって、出力ｘがｘ＝Ｃ６＊
ａ＋Ｃ２＊ｂ、出力ｙがｙ＝Ｃ６＊ｂ−Ｃ２＊ａとなる
ような場合である。なお、

【数８】 である。本明細書を通じ、図６に示されるような演算、
すなわち、一般に、

【数９】 Ｘ＝ｘ・ｃ１−ｙ・ｓ２ Ｙ＝ｙ・ｃ２＋ｘ・ｓ１ ・・・・（９） に示されるように、２〜４個の係数と２個の乗数の積和
算をタスキ掛け演算と称する。バタフライ演算を高速で
実行するには、このタスキ掛け演算を高速で行う必要が
ある。

【００１０】なお、２次元の画像信号ではなく、１次元
の音声信号、例えばデジタルオーディオ信号を圧縮／伸
長する場合も同様であり、また、ＤＣＴ／ＩＤＣＴでは
なく、デジタルオーディオ信号の高品質圧縮／伸長方式
として知られているＭ（改良）ＤＣＴ／ＩＭＤＣＴでも
同様である。参考までに、ＤＶＤオーディオで用いられ
るドルビー（登録商標）デジタル（ＡＣ−３）における
ＭＤＣＴの変換式を以下に示す。

【００１１】

【数１０】 ちなみに、ＢＳデジタルＴＶのデコード処理において
は、ＩＭＤＣＴ処理が全処理の約半分近くを占めるとさ
れており、極めて大きな比重となっている。

【００１２】

【発明が解決しようとする課題】このように、画像信号
や音声信号の圧縮／伸長を高速で行うためには、比重の
大きなＤＣＴ／ＩＤＣＴ演算処理、より詳しくはバタフ
ライ演算に出現するタスキ掛け演算を高速で行う必要が
あるが、このような処理を従来のプロセッサ、あるいは
プロセッサと特定の演算を行うコプロセッサとの組み合
わせでソフトウェア的に処理する場合には、高機能かつ
高速なプロセッサが要求され、コスト増加を招く問題が
あった。

【００１３】また、タスキ掛け演算、あるいは図５に示
されたバタフライ演算を専用に行うハードウェアを新た
に設けることも考えられるが、プロセッサとの接続及び
制御が複雑化するなど、ハードウェア構成が複雑化する
問題がある。

【００１４】本発明は、上記従来技術の有する課題に鑑
みなされたものであり、その目的は、ＤＣＴ／ＩＤＣＴ
（あるいはＭＤＣＴ／ＩＭＤＣＴ）などで必要となるタ
スキ掛け演算を簡易な構成で、かつ高速に実行すること
ができるデータ処理装置を提供することにある。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明は、プロセッサ及びコプロセッサを備え
たデータ処理装置であって、前記コプロセッサは、前記
プロセッサから供給されたデータを格納する入力レジス
タと、前記入力レジスタへの前記データの書き込みをト
リガとしてタスキ掛け演算を実行する演算器と、前記演
算器での演算結果を格納する出力レジスタとを有するこ
とを特徴とする。従来のコプロセッサは、単なる乗算、
あるいは積和演算のみが可能であるが、この発明のコプ
ロセッサでは、入力レジスタへのデータの書き込みによ
り、タスキ掛け演算を起動して実行する。これにより、
プロセッサ側では、タスキ掛け演算結果を容易に得るこ
とができるので、プロセッサの負荷が低減されるととも
に、処理が高速化される。なお、「入力レジスタへのデ
ータの書き込みをトリガとしてタスキ掛け演算を実行」
とは、（９）式で示される係数及び乗数を複数回入力す
ることなく、係数と乗数の組を一度、入力レジスタに書
き込むのみでタスキ掛け演算が自動実行されることを意
味する。

【００１６】また、第２の発明は、第１の発明におい
て、前記入力レジスタ及び前記出力レジスタは、前記プ
ロセッサがロード命令及びストア命令でアクセスできる
レジスタ空間に割り当てられ、前記入力レジスタへのデ
ータの書き込みは、前記プロセッサのロード命令で実行
され、前記出力レジスタからの演算結果の読み出しは、
前記プロセッサのストア命令で実行されることを特徴と
する。これにより、プロセッサは、単にレジスタへのロ
ード命令及びストア命令のみで、複雑なタスキ掛け演算
結果を得ることができる。

【００１７】また、第３の発明は、第１、第２の発明に
おいて、前記演算器は、前記データの書き込みアドレス
に応じて前記タスキ掛け演算を含む複数種類の演算を実
行することを特徴とする。書き込みアドレスにより演算
の種類を特定することで、プロセッサはロード命令のア
ドレスを変更するのみで、タスキ掛け演算の他、乗算や
積和演算の結果を迅速に得ることができる。

【００１８】また、第４の発明は、第１〜第３の発明に
おいて、前記プロセッサは、ＤＣＴあるいはＩＤＣＴを
実行し、前記コプロセッサは、前記プロセッサからの命
令に基づいて、前記ＤＣＴあるいは前記ＩＤＣＴに含ま
れるタスキ掛け演算を実行することを特徴とする。これ
により、ＤＣＴあるいはＩＤＣＴ用の専用ハードウェア
を設けることなく、プロセッサはＤＣＴあるいはＩＤＣ
Ｔを高速で演算でき、画像信号や音声信号の圧縮／伸長
を高速に実行することができる。

【００１９】

【発明の実施の形態】以下、図面に基づき本発明の実施
形態について説明する。

【００２０】図１には、本実施形態の構成ブロック図が
示されている。本実施形態のデータ処理装置は、ＲＩＳ
Ｃプロセッサ１０と積和演算コプロセッサ１２から構成
されている。ＲＩＳＣプロセッサ１０の構成は従来とほ
ぼ同様であり、命令フェッチ部１４、命令デコード実行
制御部１６、レジスタファイル部１８、ＡＬＵ２０と乗
算除算器２２とファネルシフタ２４とビットサーチャ２
６から構成される演算部、メモリアクセス部２８及びレ
ジスタ書込部３０を有している。このＲＩＳＣプロセッ
サ１０は、例えばデジタルオーディオプレイヤーに適用
され、デジタルオーデイオ信号の伸長に必要なＩＭＤＣ
Ｔ処理を実行する。

【００２１】命令フェッチ部１４は、図示しないメモリ
からデータ転送命令や演算命令などの命令を順次フェッ
チし、命令デコード実行制御部１６に供給する。命令デ
コード実行制御部１６では、入力した命令をデコード
し、演算部に出力する。また、レジスタファイル部１８
の内容を読み出し、ソースバスを介して演算部に供給す
る。デコードした命令が加減算などの演算命令である場
合には、ＡＬＵ２０などでその演算が実行される。演算
結果はリザルトバスを介してメモリアクセス部２８に供
給され、レジスタ書込部３０がレジスタファイル部１８
に書き戻す。また、デコードした命令がメモリへのスト
ア命令の場合には、メモリアクセス部２８を介してデー
タがメモリに書き込まれ、また、ロード命令の場合に
は、演算部によって生成されるデータアドレスに従って
メモリの内容が読み出され、レジスタ書込部３０がレジ
スタファイルの指定されたレジスタに書き込む。

【００２２】以上の処理は、従来のＲＩＳＣプロセッサ
と同様であるが、本実施形態においては、さらにＲＩＳ
Ｃプロセッサ１０にコプロセッサ制御部３２が設けられ
ている。このコプロセッサ制御部３２は、積和演算コプ
ロセッサ１２へのデータ書き込み、演算データ読み取り
を制御している。具体的には、コプロセッサ制御部３２
は、ＲＩＳＣプロセッサ１０のレジスタ書き込みステー
ジと演算実行ステージとの間にコプロセッサ演算処理を
組み込むようにコプロセッサ１２の動作を制御し、コプ
ロセッサ１２の後述する入力レジスタ及び出力レジスタ
を、ロード／ストア命令でアクセスできる特殊レジスタ
空間に割り当てる。そして、メモリからコプロセッサ１
２の入力レジスタへのロード命令でコプロセッサ１２の
演算、具体的には乗算や積和演算、並びにタスキ掛け演
算を起動し、出力レジスタからメモリへのストア命令に
よってコプロセッサ１２の演算結果をプロセッサ１０側
で受け取るように制御する。すなわち、コプロセッサ制
御部３２は、積和演算コプロセッサ１２の動作及びＲＩ
ＳＣプロセッサ１０からのデータ入出力を制御し、ＲＩ
ＳＣプロセッサ１０の通常のロード命令及びストア命令
のみで、ＲＩＳＣプロセッサ１０がタスキ掛け演算を含
む所望の演算結果を得られるように制御する。

【００２３】なお、積和演算コプロセッサ１２の動作制
御は、実際にはコプロセッサ制御部３２と図示しない積
和演算コプロセッサ１２内の制御機構との協動によりな
されるが、本実施形態では便宜上、コプロセッサ制御部
３２が積和演算コプロセッサ１２の動作を制御するもの
として説明する。もちろん、本発明はこれに限定される
ものではなく、コプロセッサ制御部３２の機能の一部を
積和演算コプロセッサ１２内の制御機構が実現してもよ
い。

【００２４】積和演算コプロセッサ１２は、図に示すよ
うに被乗数（係数）を格納する入力レジスタ３４及び乗
数を格納する入力レジスタ３６を有しており、各入力レ
ジスタ３４、３６は４段バッファから構成されている。
入力レジスタ３４、３６は乗算器３８に接続され、乗算
器３８は更に加算器４０に接続されている。これら乗算
器３８及び加算器４０により乗算演算、積和演算、タス
キ掛け演算を実行する。加算器４０には出力レジスタ４
２が接続されており、演算結果はこの出力レジスタ４２
に格納される。出力レジスタ４２に格納された演算結果
は、上述したようにプロセッサ１０からのストア命令に
よってプロセッサ１０側に供給される。

【００２５】以下、図２を用いて積和演算コプロセッサ
１２の演算処理を詳細に説明する。

【００２６】既述したように、積和演算コプロセッサ１
２の入出力レジスタ３４、３６、４２はＲＩＳＣプロセ
ッサ１０のロード／ストア命令でアクセス可能な特殊レ
ジスタに割り当てられる。被乗数（係数）及び乗数の入
力レジスタ３４、３６はそれぞれ４段のバッファで構成
され、ＲＩＳＣプロセッサ１０からのロード命令によっ
てそれぞれ最大４個のデータを投入することができる。
そして、乗算器３８には演算の種類と状態に応じて入力
レジスタ３４、３６から適切なデータが供給される。演
算結果は、加算器４０に接続された出力レジスタ４２に
送られ、ＲＩＳＣプロセッサからのストア命令によって
読み出される。演算結果は、命令デコード・レジスタア
クセスステージの割込受付可能状態で待機して受け取
る。コプロセッサ１２の演算は、入力レジスタ３６への
乗数の書き込みをトリガーとして起動され、書き込む特
殊レジスタのアドレスによって以下に示す演算の種類が
特定される。 （１）乗算：２入力（被乗数（係数）１、乗数１）１出
力 （２）積和演算：多入力（係数、乗数とも複数）１出力 （３）タスキ掛け演算：４入力（係数２、乗数２）２出
力 （４）タスキ掛け演算：６入力（係数４、乗数２）２出
力 これらのうち、（１）、（２）は従来のコプロセッサで
も演算可能であり、（３）、（４）については、従来の
コプロセッサでは、複数回にわたって同一の係数と乗数
をプロセッサからコプロセッサに供給する必要がある処
理である。

【００２７】以下、上記の中の（３）について説明する
が、（４）についても同様である。２個のロード命令に
より被乗数（係数）を入力レジスタ３４に２個書き込ん
だ後、１個のロード命令により最初の乗数を入力レジス
タ３６に書き込むことで、まず最初の乗算が開始され
る。例えば、アドレスＳＲ１２への２個の係数のロード
命令及びアドレスＳＲ１３への乗数のロード命令により
入力レジスタ３４の０番バッファ及び１番バッファに係
数ｃ０及びｃ１が書き込まれ、入力レジスタ３６の０番
バッファに乗数Ｘ０が書き込まれると、まずｃ０・Ｘ０
が乗算器３８で乗算され、加算器４０に送られる。そし
て、アドレスＳＲ１３への２個目の乗数のロード命令に
より乗数Ｘ１が入力レジスタ３６のバッファに書き込ま
れると、次の乗算ｃ１・Ｘ１が乗算器３８で行われ、加
算器４０に出力される。加算器４０では、これら２つの
乗算結果を減算し、ｃ０・Ｘ０−ｃ１・Ｘ１を演算して
出力レジスタ４２に書き込む。出力レジスタ４２は図に
示すようにｖｒｅｇ４２ａ及びｗｒｅｇ４２ｂから構成
され、最初の積和演算で得られた積和演算結果、すなわ
ちｃ０・Ｘ０−ｃ１・Ｘ１はｖｒｅｇ４２ａに格納され
る。一方、最初の積和演算と並行して、コプロセッサ１
２は次の乗算ｃ１・Ｘ０とｃ０・Ｘ１も実行し、さらに
加算器４０でこれらを加算してｃ１・Ｘ０＋ｃ０・Ｘ１
を得る。演算結果は、他方の出力レジスタであるｗｒｅ
ｇ４２ｂに格納される。このようにして、タスキ掛け演
算を構成する２個の積和演算結果が出力レジスタ４２に
格納される。

【００２８】なお、入力レジスタ３４、３６としては例
えば２４ビットレジスタを用いることができ、加算器４
０と出力レジスタ４２は６４ビット幅を用いることがで
きる。この場合、ＲＩＳＣプロセッサ１０はコプロセッ
サ１２へのデータ投入時に係数及び乗数の下位２４ビッ
トを転送して入力レジスタ３４、３６に書き込み、演算
結果を出力レジスタ４２からストア命令により受け取る
時には、６４ビットの演算結果を上位、下位３２ビット
幅ずつ取り出せばよい。例えば、アドレスＳＲ１２のス
トア命令で演算結果の上位３２ビットを出力レジスタ４
２から取り出し、アドレスＳＲ１３のストア命令で演算
結果の残りのビット、つまり下位３２ビットを出力レジ
スタ４２から取り出すなどである。本実施形態では、出
力レジスタはｖｒｅｇ４２ａ及びｗｒｅｇ４２ｂの２個
存在するので、実際に読み出す際には、まずｖｒｅｇ４
２ａから上位３２ビット、次にｖｒｅｇ４２ａから下位
３２ビット、次にｗｒｅｇ４２ｂから上位３２ビット、
最後にｗｒｅｇ４２ｂから下位３２ビットを読み出す
か、あるいは、まずｖｒｅｇ４２ａから上位３２ビッ
ト、次にｗｒｅｇ４２ｂの上位３２ビット、次にｖｒｅ
ｇ４２ａの下位３２ビット、最後にｗｒｅｇ４２ｂの下
位３２ビット、と読み出せばよい。

【００２９】また、入力レジスタ３４、３６の４段バッ
ファを利用し、タスキ掛け演算に用いられた入力データ
はバッファから消去されるので、係数及び乗数の組を順
次入力した連続的なタスキ掛け演算も可能である。

【００３０】さらに、コプロセッサ１２はタスキ掛け演
算のみならず、通常の乗算演算、積和演算も実行するこ
とができ、例えば係数ｃをアドレスＳＲ８に書き込み、
乗数ＸをＳＲ９に書き込むと、乗数がＳＲ９に書き込ま
れたことをトリガーとして、コプロセッサ１２はｃ・Ｘ
を演算し、出力レジスタに書き込む。そして、演算結果
の読み出し時にはアドレスＳＲ８のストア命令で乗算結
果の上位３２ビットを読み出し、アドレスＳＲ９のスト
ア命令で乗算結果の下位３２ビットを読み出す。

【００３１】このように、本実施形態では入力レジスタ
３４、３６にそれぞれ係数及び乗数を書き込み、書き込
まれるアドレスにより演算の種類が特定されてタスキ掛
け演算が自動起動され、その演算結果が出力レジスタに
書き込まれてプロセッサ１０側に供給されるので、プロ
セッサ１０では単にロード命令、ストア命令のみで所望
のタスキ掛け演算結果を得ることができ、バタフライ演
算、ひいてはＤＣＴ／ＩＤＣＴ（あるいはＭＤＣＴ／Ｉ
ＭＤＣＴ）を高速で実行することができる。

【００３２】なお、ＢＳデジタル放送で規定される最大
オーディオサンプリング周波数４８ｋＨｚの場合、１ブ
ロック１０２４サンプルのデコードに許容される時間は
２１．３ｍｓｅｃであるが、本願出願人は、上述したＲ
ＩＳＣプロセッサ１０及びコプロセッサ１２（動作周波
数は８１ＭＨｚ）を用いてこのデコード処理を約１７．
４ｍｓｅｃで実行できることを確認している。このこと
は、比較的低速な動作周波数でも十分に短い時間でデコ
ード処理を完了でき、機器の低廉化を図ることができる
ことを意味する。

【００３３】以上、本発明の実施形態を画像信号や音声
信号の圧縮／伸長処理に用いられるＤＣＴ／ＩＤＣＴ変
換を例にとり説明したが、本発明の特徴はプロセッサの
ロード命令によってコプロセッサ１２に対してタスキ掛
け演算を自動起動して演算させ、ストア命令によってそ
の演算結果を受け取る点に特徴があるので、タスキ掛け
演算が必要な任意の処理にも適用することが可能であ
る。

【００３４】

【発明の効果】以上説明したように、本発明によればタ
スキ掛け演算を高速で実行することができるので、画像
信号や音声信号の圧縮／伸長を簡易なハードウエア構成
で、かつ、高速に実行することができる。

【図面の簡単な説明】

【図１】 本発明の実施形態の構成ブロック図である。

【図２】 図１におけるプロセッサの作用説明図であ
る。

【図３】 ＤＣＴ／ＩＤＣＴの説明図である。

【図４】 ２次元ＤＣＴを１次元化した説明図である。

【図５】 ＤＣＴ／ＩＤＣＴのバタフライ演算説明図で
ある。

【図６】 図５におけるタスキ掛け演算の説明図であ
る。

【符号の説明】

１０ プロセッサ、１２ コプロセッサ（積和演算コプ
ロセッサ）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩橋 大輔 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5B045 GG06 GG09 5B056 AA01 AA05 BB11 EE01 HH03 HH05 5C059 KK10 MA23 SS30 UA29 UA38

Claims (4)

【特許請求の範囲】
1. 【請求項１】 プロセッサ及びコプロセッサを備えたデ
   ータ処理装置であって、 前記コプロセッサは、 前記プロセッサから供給されたデータを格納する入力レ
   ジスタと、 前記入力レジスタへの前記データの書き込みをトリガと
   してタスキ掛け演算を実行する演算器と、 前記演算器での演算結果を格納する出力レジスタと、 を有することを特徴とするデータ処理装置。
2. 【請求項２】 請求項１記載の装置において、 前記入力レジスタ及び前記出力レジスタは、前記プロセ
   ッサがロード命令及びストア命令でアクセスできるレジ
   スタ空間に割り当てられ、 前記入力レジスタへのデータの書き込みは、前記プロセ
   ッサのロード命令で実行され、 前記出力レジスタからの演算結果の読み出しは、前記プ
   ロセッサのストア命令で実行されることを特徴とするデ
   ータ処理装置。
3. 【請求項３】 請求項１、２のいずれかに記載の装置に
   おいて、 前記演算器は、前記データの書き込みアドレスに応じて
   前記タスキ掛け演算を含む複数種類の演算を実行するこ
   とを特徴とするデータ処理装置。
4. 【請求項４】 請求項１〜３のいずれかに記載の装置に
   おいて、 前記プロセッサは、離散コサイン変換演算あるいは離散
   コサイン逆変換演算を実行し、 前記コプロセッサは、前記プロセッサからの命令に基づ
   いて、前記離散コサイン変換演算あるいは前記離散コサ
   イン逆変換演算に含まれるタスキ掛け演算を実行するこ
   とを特徴とするデータ処理装置。