JP3092545B2

JP3092545B2 - Ｆｆｔ演算回路

Info

Publication number: JP3092545B2
Application number: JP09114114A
Authority: JP
Inventors: 克敏関
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-05-02
Filing date: 1997-05-02
Publication date: 2000-09-25
Anticipated expiration: 2017-05-02
Also published as: JPH10307812A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速フーリエ変換
回路におけるＦＦＴ演算回路に関する。

【０００２】

【従来の技術】従来、ＦＦＴ演算回路は一般に、バタフ
ライ演算回路により構成され、例えば、基数４のバタフ
ライ演算回路は、データ点数Ｎが４のべき乗の場合のＦ
ＦＴ演算回路に使用される。

【０００３】図２は、基数４のバタフライ演算のアルゴ
リズムの模式図である。図２中の付号x(0), ・・・,x
(3)は入力、付号X(0), ・・・,X(3)は中間結果、付号X'
(0),・・・ ,X'(3)は出力を表す。入力信号x(0), ・・
・,x(3)は、ＦＦＴアルゴリズムに基づいてデータ点数
Ｎの中から選択される。バタフライ演算部２は、バタフ
ライ基本演算部２１と捻じり係数乗算部３１とから構成
される。なお、捻じり係数乗算部３１中の付号Ｗk は、
捻じり係数と呼ばれ、次式で与えられる。Ｗk = exp(-2πk/N)

【０００４】捻じり係数乗算部３１では、４入力の内、
３個の入力に対して捻じり係数Ｗkを乗ずる。捻じり係
数Ｗk の値は、ＦＦＴアルゴリズムに基づいて決まって
いる。その数学的な求め方については、例えば、文献
“ＦＦＴの使い方”（安居院猛著、秋葉出版刊）に詳し
く記載されている。基数４のバタフライ基本演算部２１
では、４点の入力データに対して離散フーリエ変換を行
う。４点の離散フーリエ変換の式を下記の式（１）式に
示す。

【０００５】

【数１】

【０００６】また、４点の離散フーリエ変換式（１）を
展開した式を式（２）、（３）、（４）、（５）に示
す。

【０００７】 X(0)= x(0)W⁰+x(1)W⁰+x(2)W⁰+x(3)W⁰=x(0)+x(1)+x(2)+x(3) …(2) X(1)= x(0)W⁰+x(1)W^-1+x(2)W^-2+x(3)W^-3=x(0)-jx(1)-x(2)+jx(3) …(3) X(2)= x(0)W⁰+x(1)W^-2+x(2)W^-4+x(3)W^-6=x(0)-x(1)+x(2)-x(3) …(4) X(3)= x(0)W⁰+x(1)W^-3+x(2)W^-6+x(3)W^-9=x(0)+jx(1)-x(2)-jx(3) …(5)

【０００８】実際の回路では、入力データx(0), ・・
・,x(3)の実数部データと虚数部データが入力され、出
力データX(0), ・・・,X(3)の実数部データと虚数部デ
ータが出力される。付号a₀, ・・・,a₃をそれぞれ入力
データ信号x(0), ・・・,x(3)の実数部データ、付号b₀,
・・・,b₃を虚数部データ、付号A₀, ・・・,A₃をそれ
ぞれ出力データX(0), ・・・,X(3)の実数部データ、付
号B₀, ・・・,B₃を虚数部データとすると、式（２）、
（３）、（４）、（５）は次の式（６）、（７）、
（８）、（９）のように変形できる。

【０００９】 A₀ = a₀+a₁+a₂+a₃ B₀ = b₀+b₁+b₂+b₃ …(6) A₁ = a₀+b₁-a₂-b₃ B₁ = b₀-a₁-b₂+a₃ …(7) A₂ = a₀-a₁+a₂-a₃ B₂ = b₀-b₁+b₂-b₃ …(8) A₃ = a₀-b₁-a₂+b₃ B₃ = b₀+a₁-b₂-a₃ …(9)

【００１０】図３は、基数４のバタフライ基本演算部の
従来回路４のブロック図である。この従来回路例は、特
開平６−３４２４４９の図７、図８に基づいている。バ
タフライ基本演算部は、X(0)を出力とする演算部４１、
X(1)を出力とする演算部４２、X(2)を出力とする演算部
４３、X(3)を出力とする演算部４４から構成される。

【００１１】図４は、X(1)を出力とする演算部４２の詳
細回路図である。出力信号A₁,B₁ は次の演算を施すこと
により求められる。

【００１２】 A₁ = (a₀+b₁)-(a₂+b₃) B₁ = (b₀-a₁)+(-b₂+a₃)

【００１３】図４の上側の３つの２入力加算器４２１、
４２２、４２３から実数部A₁が得られ、下側の３つの２
入力加算器４２４、４２５、４２６から虚数部B₁が得ら
れる。図４を参照すると、X(1)を出力とする演算部４２
は６個の２入力加算器４２１、４２２、４２３、４２
４、４２５、４２６から構成されている。同様に、X
(0),X(2),X(3)を出力とする演算部４１、４３、４４も
６個の２入力加算器から構成される。図３を参照する
と、従来の基数４のバタフライ基本演算回路４は、４つ
の演算部４１、４２、４３、４４を持ち、各演算部は６
個の２入力加算器から構成されるので、全体で２４個の
２入力加算器から構成されている。

【００１４】従来の基数４のバタフライ基本演算回路４
は、出力信号X(0), ・・・,X(3)を求める演算をそれぞ
れ独立に行うことが特徴である。

【００１５】

【発明が解決しようとする課題】しかしながら、上記の
従来例における基数４のバタフライ基本演算部の回路４
では、出力信号X(0), ・・・,X(3)を求める演算処理を
それぞれ独立に行っている。そのため、基数４のバタフ
ライ基本演算部の回路４は、回路規模が大きくなる問題
点を伴う。

【００１６】本発明は、回路規模を削減した基数４のＦ
ＦＴ演算回路を提供することを目的とする。

【００１７】

【課題を解決するための手段】かかる目的を達成するた
め、本発明のＦＦＴ演算回路は、Ｎ点のデータからＦＦ
Ｔアルゴリズムに基づいて選択された４点の実数部デー
タa₀,a₁,a₂,a₃と虚数部データb₀,b₁,b₂,b₃により構成
されるデータ(x(0),x(1),x(2),x(3)) を入力とし、この
４点のデータ(x(0),x(1),x(2),x(3)) に対する基数４の
バタフライ基本演算の実数部データA₀, ・・・,A₃並び
に虚数部データB₀, ・・・,B₃で構成される演算結果X
(0), ・・・,X(3) を出力するＦＦＴ演算回路であり、
それぞれ４点から構成される実数部データa ₀ ,a ₁ ,a ₂ ,a ₃
および虚数部データb ₀ ,b ₁ ,b ₂ ,b ₃の所定の２点で構成さ
れる第１の実数部データ並びに第２の実数部データ、お
よび第１の虚数部データ並びに第２の虚数部データをそ
れぞれ並列入力とする、４組の加算器並びに減算器群か
ら構成される第１段加減算器、４組の加算器並びに減算
器群の８つの出力のうち、所定の加算器と減算器の出力
の組みをそれぞれ入力とする４組の加算器並びに減算器
群、から構成される第２段加減算器群と、を有する基数
４のバタフライ基本演算回路から成ることを特徴として
いる。

【００１８】また、上記の第１段加減算器群は、実数部
データa₀とa₂を並列入力とする第１の加算器１１１並び
に減算器１１２、実数部データa₁とa₃を並列入力とする
第２の加算器１１３並びに減算器１１４、虚数部データ
b₀とb₂を並列入力とする第３の加算器１１５並びに減算
器１１６、虚数部データb₁とb₃を並列入力とする第４の
加算器１１７並びに減算器１１８、の４組の加算器と減
算器から構成され、第２段加減算器群は、加算器１１１
並びに加算器１１３の出力を入力とする第１の加算器１
２１、加算器１１１並びに加算器１１３の出力を入力と
する第１の減算器１２３、前記加算器１１５並びに加算
器１１７の出力を入力とする第２の加算器１２５、加算
器１１５並びに加算器１１７の出力を入力とする第２の
減算器１２７、減算器１１２並びに減算器１１８の出力
を入力とする第３の加算器１２２、減算器１１２並びに
減算器１１８の出力を入力とする第３の減算器１２８、
減算器１１６並びに減算器１１４の出力を入力とする第
４の加算器１２６、減算器１１６並びに減算器１１４の
出力を入力とする第４の減算器１２４、から構成される
とよい。

【００１９】

【発明の実施の形態】次に添付図面を参照して本発明に
よるＦＦＴ演算回路の実施の形態を詳細に説明する。図
１を参照すると本発明のＦＦＴ演算回路の一実施形態が
示されている。図１は、本発明の第１の実施の形態を示
すブロック図である。

【００２０】図１を参照すると、本発明の基数４のバタ
フライ基本演算回路１は、Ｎ点のデータからＦＦＴアル
ゴリズムに基づいて選択された４点のデータ(x(0),x
(1),x(2),x(3)) の実数部データa₀,a₁,a₂,a₃ と虚数部
データb₀,b₁,b₂,b₃ とを入力とする第１段加減算器群１
１と、この第１段加減算器群１１の出力を入力とする第
２段加減算器群１２から構成される。

【００２１】上記第１段加減算器群１１は、実数部デー
タa₀とa₂を入力とする加算器１１１と、実数部データa₀
とa₂を入力とする減算器１１２と、実数部データa₁とa₃
を入力とする加算器１１３と、実数部データa₁とa₃を入
力とする減算器１１４と、虚数部データb₀とb₂を入力と
する加算器１１５と、虚数部データb₀とb₂を入力とする
減算器１１６と、虚数部データb₁とb₃を入力とする加算
器１１７と、虚数部データb₁とb₃を入力とする減算器１
１８と、から構成されている。

【００２２】また、上記第２段加減算器群１２は、第１
段加減算器群１１の８点の出力信号の内の２点の信号を
入力信号とする８個の２入力加算器を有している。具体
的には、加算器１１１の出力と加算器１１３の出力を入
力とする加算器１２１と、加算器１１１の出力と加算器
１１３の出力を入力とする減算器１２３と、加算器１１
５の出力と加算器１１７の出力を入力とする加算器１２
５と、加算器１１５の出力と加算器１１７の出力を入力
とする減算器１２７と、減算器１１２の出力と減算器１
１８の出力を入力とする加算器１２２と、減算器１１２
の出力と減算器１１８の出力を入力とする減算器１２８
と、減算器１１６の出力と減算器１１４の出力を入力と
する加算器１２６と、減算器１１６の出力と減算器１１
４の出力を入力とする減算器１２４と、から構成され
る。

【００２３】次に動作について説明する。基数４のバタ
フライ基本演算とは、４点の入力データ(x(0),・・・ ,
x(3))の実数部データと虚数部データ(a₀,・・・ ,a₃,
b₀,・・・ ,b₃) に対し、上記の式（６）、（７）、
（８）、（９）に示す演算を施し、出力データ(X(0),・
・・ ,X(3))の実数部データと虚数部データ(A₀,・・・
,A₃,B₀,・・・ ,B₃) を求める作業である。上記の式
（６）、（７）、（８）、（９）は、下記の式（１
０）、（１１）、（１２）、（１３）のように変形でき
る。

【００２４】 A₀ = (a₀+a₂)+(a₁+a₃) B₀ = (b₀+b₂)+(b₁+b₃) …(10) A₁ = (a₀-a₂)+(b₁-b₃) B₁ = (b₀-b₂)-(a₁-a₃) …(11) A₂ = (a₀+a₂)-(a₁+a₃) B₂ = (b₀+b₂)-(b₁+b₃) …(12) A₃ = (a₀-a₂)-(b₁-b₃) B₃ = (b₀-b₂)+(a₁-a₃) …(13)

【００２５】上記の式（１０）、（１１）、（１２）、
（１３）から、基数４のバタフライ基本演算の出力デー
タ(X(0),・・・ ,X(3))の実数部データと虚数部データ
(A₀,・・・ ,A₃,B₀, ・・・,B₃) は、入力データの実数
部データまたは虚数部データの所定の組みデータ、(a₀+
a₂),(a₀-a₂),(a₁+a₃),(a₁-a₃),(b₀+b₂),(b₀-b₂),(b₁+
b₃),(b₁-b₃) に基づき、２つデータ間を加減算すること
により求まることが分かる。

【００２６】本実施形態によれば、基数４のバタフライ
基本演算回路１は、第１段加減算器群１１において、(a
₀+a₂),(a₀-a₂),(a₁+a₃),(a₁-a₃),(b₀+b₂),(b₀-b₂),(b₁+
b₃),(b₁-b₃) 、を出力し、第２段加減算器群１２におい
て、第１段加減算器群１１の出力データを加減算し、
A₀, ・・・,A₃,B₀, ・・・,B₃ を出力している。

【００２７】本発明の特徴は、出力信号A₀, ・・・,A₃,
B₀, ・・・,B₃ をそれぞれ独立に求めるのではなく、出
力信号A₀, ・・・,A₃,B₀, ・・・,B₃ を求めるために共
通に必要な要素となる実数部データまたは虚数部データ
の組み、(a₀+a₂),(a₀-a₂),(a₁+a₃),(a₁-a₃),(b₀+b₂),(b
₀-b₂),(b₁+b₃),(b₁-b₃) をあらかじめ第１段加減算器群
１１で計算し、第２段加減算器群１２において、第１段
加減算器群１１の出力信号を加減算し、出力信号A₀, ・
・・,A₃,B₀, ・・・,B₃ を求めることにある。

【００２８】図１を参照すると、本発明の基数４のバタ
フライ基本演算回路１は、計１６個の２入力加算器から
構成される。従来回路４は、計２４個の２入力加算器か
ら構成されており、本発明の基数４のバタフライ基本演
算回路１を採用することにより、従来に比べ大幅に回路
規模を縮小したＦＦＴ演算回路を構成できる。

【００２９】尚、上述の実施形態は本発明の好適な実施
の一例ではあるがこれに限定されるものではなく、本発
明の要旨を逸脱しない範囲において種々変形実施可能で
ある。

【００３０】

【発明の効果】以上の説明より明かなように、本発明の
ＦＦＴ演算回路では、バタフライ基本演算の出力信号
A₀, ・・・,A₃,B₀, ・・・,B₃ をそれぞれ独立に求める
のではなく、出力信号A₀, ・・・,A₃,B₀, ・・・,B₃ を
求めるために共通に必要な要素(a₀+a₂),(a₀-a₂),(a₁+
a₃),(a₁-a₃),(b₀+b₂),(b₀-b₂),(b₁+b₃),(b₁-b₃) をあら
かじめ計算し、その計算結果を加減算することで、A₀,
・・・,A₃,B₀, ・・・,B₃ を求めている。このように、
基数４のバタフライ基本演算回路を採用することによ
り、従来回路に比べ、大幅に回路規模の削減が可能とな
る。

【図面の簡単な説明】

【図１】本発明のＦＦＴ演算回路の実施形態を示すブロ
ック図である。

【図２】基数Ｒのバタフライ演算のアルゴリズムの模式
図である。

【図３】従来の基数４のバタフライ基本演算部の回路構
成の概要図である。

【図４】従来の回路構成におけるX(1)の演算部の詳細回
路図である。

【符号の説明】

１基数４のバタフライ基本演算回路１１第１段加減算器群１２第２段加減算器群１１１加算器１１２減算器１１３加算器１１４減算器１１５加算器１１６減算器１１７加算器１１８減算器１２１加算器１２２加算器１２３減算器１２４減算器１２５加算器１２６加算器１２７減算器１２８減算器

Claims

(57)【特許請求の範囲】

【請求項１】Ｎ点のデータからＦＦＴアルゴリズムに
基づいて選択された４点の実数部データa₀,a₁,a₂,a₃と
虚数部データb₀,b₁,b₂,b₃により構成されるデータ(x
(0),x(1),x(2),x(3)) を入力とし、該４点のデータ(x
(0),x(1),x(2),x(3)) に対する基数４のバタフライ基本
演算の実数部データA₀, ・・・,A₃並びに虚数部データ
B₀, ・・・,B₃で構成される演算結果X(0), ・・・,X
(3) を出力するＦＦＴ演算回路であり、それぞれ４点から構成される前記実数部データa ₀ ,a ₁ ,
a ₂ ,a ₃および虚数部データb ₀ ,b ₁ ,b ₂ ,b ₃の所定の２点で
構成される第１の実数部データ並びに第２の実数部デー
タ、および第１の虚数部データ並びに第２の虚数部デー
タをそれぞれ並列入力とする、４組の加算器並びに減算
器群から構成される第１段加減算器群と、前記４組の加算器並びに減算器群の８つの出力のうち、
所定の加算器と減算器の出力の組みをそれぞれ入力とす
る４組の加算器並びに減算器群、から構成される第２段
加減算器群と、を有する基数４のバタフライ基本演算回
路から成ることを特徴とするＦＦＴ演算回路。
【請求項２】前記第１段加減算器群は、実数部データ
a₀とa₂を並列入力とする第１の加算器１１１並びに減算
器１１２、実数部データa₁とa₃を並列入力とする第２の
加算器１１３並びに減算器１１４、虚数部データb₀とb₂
を並列入力とする第３の加算器１１５並びに減算器１１
６、虚数部データb₁とb₃を並列入力とする第４の加算器
１１７並びに減算器１１８、の４組の加算器と減算器か
ら構成され、前記第２段加減算器群は、前記加算器１１１並びに加算
器１１３の出力を入力とする第１の加算器１２１、前記
加算器１１１並びに加算器１１３の出力を入力とする第
１の減算器１２３、前記加算器１１５並びに加算器１１
７の出力を入力とする第２の加算器１２５、前記加算器
１１５並びに加算器１１７の出力を入力とする第２の減
算器１２７、前記減算器１１２並びに減算器１１８の出
力を入力とする第３の加算器１２２、前記減算器１１２
並びに減算器１１８の出力を入力とする第３の減算器１
２８、前記減算器１１６並びに減算器１１４の出力を入
力とする第４の加算器１２６、前記減算器１１６並びに
減算器１１４の出力を入力とする第４の減算器１２４、
から構成されることを特徴とする請求項１記載のＦＦＴ
演算回路。