JPH0535238A

JPH0535238A - 表示制御装置

Info

Publication number: JPH0535238A
Application number: JP3194262A
Authority: JP
Inventors: Hidekazu Matsuzaki; 英一松崎; Hiroshi Nonoshita; 博野々下; Yoshitsugu Yamanashi; 能嗣山梨; Kenzo Ina; 謙三伊奈
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1991-08-02
Filing date: 1991-08-02
Publication date: 1993-02-12

Abstract

(57)【要約】【目的】表示状態の更新を表示変更にかかる表示素子
のみについて行うことが可能な表示装置の表示制御装置
において、表示変更の態様を確実に検知し、当該表示変
更の態様に最適な表示を行う。【構成】表示変更に関してアクセスされる回数Ｃと、
それぞれ所定の表示変更の態様に対応した値Ｎ₁ ，Ｎ
₂ ，Ｎ₃ ，…Ｎ_n とを、ステップS91 ，S92 ，S93，…S
94 で順次比較して行き、比較が一致したとき、そのと
きの値に対応する表示変更の態様が検出され、これによ
り、当該態様に最適な表示駆動が設定される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、表示制御装置に関し、
詳しくは、例えば強誘電性液晶を表示更新のための動作
媒体として用い電界の印加等によって更新された表示状
態を保持可能な表示素子を具えた表示装置のための表示
制御装置に関する。

【０００２】

【従来の技術】一般に、情報処理システムなどには、情
報の視覚的表現機能を果す情報表示手段として表示装置
が用いられており、このような表示装置としてはCRT 表
示装置が広く知られている。

【０００３】CRT 表示装置における表示制御では、表示
データバッファとしてのビデオメモリに対するシステム
側CPU の書込み動作と、例えばCRT コントローラによる
ビデオメモリからの表示データの読出し，表示の動作が
それぞれ独立して実行される。

【０００４】上述したようなCRT の表示制御の場合、表
示情報を変更するなどのためのビデオメモリに対する表
示データの書き込みと、そのビデオメモリから表示デー
タを読み出して表示する動作が独立しているため、情報
処理システム側のプログラムでは表示タイミング等を一
切考慮する必要がなく、任意のタイミングで所望の表示
データを書き込むことができるという利点を有してい
る。

【０００５】ところが一方で、CRT は特に表示画面の厚
み方向の長さをある程度必要とするため全体としてその
容積が大きくなり、表示装置全体の小型化を図り難い。
また、これにより、このようなCRT を表示器として用い
た情報処理システムを使用するにあたっての自由度、す
なわち設置場所，携帯性等の自由度が損われる。

【０００６】この点を補う表示装置として液晶表示器
（以下、LCD という）を用いることができる。すなわ
ち、LCD によれば、表示装置全体の小型化（特に薄型
化）を図ることができる。このようなLCD の中には、強
誘電性液晶（以下、FLC:Ferroelectric Liquid Crystal
という）の液晶セルを用いた表示器（以下、FLCD:FLCデ
ィスプレイという）があり、その特長の１つは、その液
晶セルが電界の印加に対して表示状態の保存性を有する
ことにある。すなわち、FLCDは、その液晶セルが充分に
薄いものであり、その中の細長いFLC の分子は、電界の
印加方向に応じて第１の安定状態または第２の安定状態
に配向し、電界を除いてもそれぞれの配向状態を維持す
る。このようなFLC 分子の双安定性により、FLCDは記憶
性を有する。このようなFLC およびFLCDの詳細は、例え
ば特願昭62-76357号に記載されている。FLCDは、以上の
ような記憶性を有する反面、FLC の表示更新動作にかか
る速度が比較的遅いため、例えばカーソル移動，文字入
力，スクロール等、即座にその表示が書き換えられなけ
ればならないような表示情報の変更に追従できない場合
がある。

【０００７】このように相反する特性を有するFLCDは、
これら特性に由来してあるいはこれら特性を補うため、
その表示のための駆動の態様として種々のものが可能と
なる。すなわち、CRT や他の液晶表示器と同様の、表示
画面上の走査ラインを順次連続的に駆動していくリフレ
ッシュ駆動については、その駆動周期に比較的時間的余
裕ができる。また、このリフレッシュ駆動の他に、表示
画面上の変更に当たる部分（ライン）のみの表示状態を
更新する部分書き換え駆動や、表示画面上の走査ライン
を間引いて駆動するインターレース駆動が可能となる。
そして、上記部分書き換え駆動やインターレース駆動に
よって、表示情報の変更に対する追従性を向上させるこ
とができる。

【０００８】一方、情報処理システムの表示装置として
このようなFLCDをCRT と互換性を有して用いることがで
きれば、システムの柔軟性が増しその価値を高めること
ができる。

【０００９】

【発明が解決しようとする課題】上述のように、FLCDで
は種々の駆動態様が可能となるため、表示情報（文字，
線画，自然画等）や表示変更の態様（静止画，動画，ス
クロール等）に応じて適切な駆動態様が選択されること
が重要である。

【００１０】例えば、上記表示変更の態様の中でスクロ
ールにかかる表示は、表示画面全体での比較的速やかな
書換え（表示変更）を必要とするとともに、この際に表
示される文字等の表示情報を明確に認識し得るような画
質を確保する必要がある。従って、このスクロール表示
に最適な駆動態様を選択する必要があるが、そのため
に、まずスクロール表示であることの認識が、表示制御
装置側で確実になされなければならない。

【００１１】しかしながら、CRT との互換性を有しなが
ら情報処理システムの表示装置にFLCDを用いる場合、シ
ステム側のCPU は専ら表示変更にかかる表示データおよ
びそのアドレスを表示装置側へ転送して来るのみであ
る。従って、これら表示データやアドレスの転送に基づ
いて上記スクロールをいかにして確実に認識するかが問
題となる。

【００１２】本発明は上述の観点に基づいてなされたも
のであり、その目的とするところは、所定の表示変更の
態様を確実に検出し、この検出に応じた最適な表示駆動
を行うことが可能な表示制御装置を提供することにあ
る。

【００１３】

【課題を解決するための手段】そのために本発明では、
表示状態の更新を、表示変更にかかる表示素子のみにつ
いて行うことが可能な表示装置の表示制御装置におい
て、表示変更にかかる表示素子の数を検出するための変
更素子数検出手段と、該変更素子数検出手段が検出する
数に基づいて、所定の表示変更の態様を検出するための
表示変更態様検出手段と、該表示変更態様検出手段が前
記所定の表示変更の態様を検出したとき、当該表示変更
の態様に応じた表示駆動を行う表示駆動手段と、を具え
たことを特徴とする。

【００１４】また、表示状態の更新を、表示変更にかか
る表示素子のみについて行うことが可能な表示装置の表
示制御装置において、表示変更に関して、当該表示デー
タ記憶手段においてアクセスされるアドレスを検知する
ためのアドレス検知手段と、該アドレス検知手段が検知
するアドレスに基づいて、所定の表示変更の態様を検出
するための表示変更態様検出手段と、該表示変更態様検
出手段が前記所定の表示変更の態様を検出したとき、当
該表示変更の態様に応じた表示駆動を行う表示駆動手段
と、を具えたことを特徴とする。

【００１５】

【作用】以上の構成によれば、表示変更にかかる表示素
子の数やアドレスに基づいて、特定の表示変更の態様が
検出される。そして、この検出に応じて、当該表示変更
の態様に最適な表示駆動を行うことが可能となる。

【００１６】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００１７】図１は、本発明の一実施例にかかる表示制
御装置を具えたFLC表示装置を各種文字，画像情報など
の表示装置として用いた情報処理システムのブロック図
である。

【００１８】図において、11は情報処理システム全体の
制御を実行するCPU 、13はCPU11 が実行するプログラム
を記憶したり、この実行の際のワーク領域として用いら
れるメインメモリ、14は、CPU11 を介さずにメインメモ
リ13と本システムを構成する各種機器との間でデータの
転送を行うDMA コントローラ(Direct Memory AccessCon
troller, 以下DMACという）である。15はイーサネット
(XEROX社による）などのLAN(ローカルエリアネットワー
ク）16と本システムとの間のLAN インタフェース、17は
ROM,SRAM,RS232C 方式インタフェースなどを有した入出
力装置（以下、I/O という）である。I/O 17には、各種
外部機器を接続可能である。18および19は外部記憶装置
としてのそれぞれハードディスク装置およびフロッピー
ディスク装置、20はハードディスク装置18やフロッピー
ディスク装置19と本システムとの間で信号接続を行うた
めのディスクインタフェースである。21は比較的高解像
度の記録を行うことが可能なインクジェットプリンタ，
レーザービームプリンタ等によって構成することができ
るプリンタ、22はプリンタと本システムとの間で信号接
続を行うためのプリンタインタフェースである。23は各
種文字等のキャラクタ情報，制御情報などを入力するた
めのキーボード、24はポインティングデバイスとしての
マウス、25はキーボード23およびマウス24と本システム
との間で信号接続を行うためのキーインタフェースであ
る。26は、本発明の一実施例にかかる表示制御装置とし
てのFLCDインタフェース27によって、その表示が制御さ
れるFLC 表示装置（以下、FLCDともいう）であり、上述
の強誘電性液晶をその表示動作媒体とする表示画面を有
する。12は上記各機器間を信号接続するためのデータバ
ス，コントロールバス，アドレスバスからなるシステム
バスである。

【００１９】以上説明した各種機器などを接続してなる
情報処理システムでは、一般にシステムのユーザーは、
FLCD26の表示画面に表示される各種情報に対応しながら
操作を行う。すなわち、LAN16,I/O 17に接続される外部
機器，ハードディスク18，フロッピーディスク19，スキ
ャナ21B,キーボード23, マウス24から供給される文字，
画像情報など、また、メインメモリ13に格納されたユー
ザーのシステム操作にかかる操作情報などがFLCD26の表
示画面に表示され、ユーザーはこの表示を見ながら情報
の編集，システムに対する指示操作を行う。ここで、上
記各種機器等は、それぞれFLCD26に対して表示情報供給
手段を構成する。

【００２０】（第１実施例）図２は、本実施例の第１実
施例にかかるFLCDインタフェース27の詳細を示すブロッ
ク図である。

【００２１】図において、31はアドレスバスドライバ、
32はコントロールバスドライバ、33,43,44,45 はデータ
バスドライバであり、それぞれはシステムバス12の各バ
スと接続している。CPU11 が表示内容書換え等のためシ
ステム側のビデオRAM(以下、VRAMともいう) をアクセス
する際の絶対アドレスデータは、アドレスバスドライバ
31を介してアクセスモニタ回路50に与えられる。アクセ
スモニタ回路50に入力した絶対アドレス（データ）は、
表示画面上の走査ラインに対応したラインアドレス（デ
ータ）に変換されるとともに、この回路から供給される
ライト信号に応じて、FIFO(A) メモリ36またはFIFO(B)
メモリ37に選択的に書込まれる。このFIFO(A) またはFI
FO(B) の選択は、スイッチS1の切換えに応じてなされ
る。FIFO(A) 36およびFIFO(B) 37は、書き込んだ順番に
データが読み出されるFIFO(First In First Out)メモリ
であり、これらのFIFO(A) 36およびFIFO(B)37 に書き込
まれたラインアドレスデータは、第２のスイッチS2の切
り換えに応じて選択的に読み出される。また、アクセス
モニタ回路50は、図３にて後述される書換え領域判定回
路51にラインアドレスデータを供給する。

【００２２】さらにアクセスモニタ回路50は、所定期間
にCPU11 がメモリ41をアクセスするアドレスデータを判
別して異なるアドレスがアクセスされた場合、そのデー
タをサンプリングカウンタ34に出力し、カウンタ34はこ
の出力されたデータの数を計数する。この計数値は、同
期制御回路39に与えられ、部分書き換えとリフレッシュ
駆動の割合などを定めるために用いられることができ
る。

【００２３】また、アドレスバスドライバ31を介して本
例FLCDインターフェース27に供給される絶対アドレス
は、アドレスセレクタ35にも入力し、これによって、CP
U 11はビデオメモリ41をアクセスすることができる。

【００２４】FIFO(A)36 またはFIFO(B)37 から読み出さ
れたアドレスデータと、アドレスカウンタ38からの後述
のアドレス変換テーブル53を介したアドレスデータは、
第３のスイッチS3の切り換えに応じて、いずれも後述の
アドレス変換テーブル53およびアドレス変換回路47を介
して選択的にアドレスセレクタ35の一方の入力部に与え
られる。アドレスカウンタ38は、ビデオメモリ41のライ
ンアドレスを“１”ずつ歩進し、表示画面全体をリフレ
ッシュ駆動するためのアドレスデータを発生するもので
あり、そのアドレスデータの発生タイミングは同期制御
回路39によって制御される。

【００２５】この同期制御回路39は、前記スイッチS1,S
2 およびS3の切り換え制御信号や後述するメモリコント
ローラ40へのデータトランスファ要求信号をも発生す
る。同期制御回路39による上記データトランスファ要求
信号発生のタイミングやスイッチS1,S2 およびS3の切換
えタイミングの制御は表示画面の１ライン分の表示駆動
を行うごとにFLCD26側が発生する水平同期信号(HSYNC)
に応じてなされる。

【００２６】CPU11 からのコントロール信号は、コント
ロールバスドライバ32を介してメモリコントローラ40に
与えられ、メモリコントローラ40は、このコントロール
信号に応じてアドレスセレクタ35およびビデオメモリ41
を制御する。すなわち、メモリコントローラ40は、ビデ
オメモリ41のデータ書換え等の際にCPU11 から出力され
るメモリアクセス要求信号と、ビデオメモリ41のデータ
を表示する際に同期制御回路39から出力されるデータト
ランスファ要求信号とのアービトレーションを行い、こ
れに応じてアドレスセレクタ35からの出力を切換え、ア
ドレスセレクタ35の入力部に与えられる２つのアドレス
データの一方を選択してビデオメモリ41に与える。

【００２７】ビデオメモリ41は表示データを記憶するも
のであり、デュアルポートのDRAM（ダイナミックRAM)で
構成されている。データバスドライバ33を介して供給さ
れる表示データは、アドレスセレクタ35からのアドレス
で指定された部位に書き込まれ、また、ビデオメモリ41
に記憶された表示データは、アドレスセレクタ35からの
アドレスによって指定された表示データがドライバレシ
ーバ42を介して前記FLCD26に読み出されて表示される。
また、ドライバレシーバ42は、FLCD26からの水平同期信
号HSYNC を同期制御回路39に与える。

【００２８】さらに、データバスドライバ43を介して、
部分書き換えとリフレッシュ駆動との割合などを設定す
るためのデータが同期制御回路39に与えられる。

【００２９】FLCD26のFLC パネルにはその温度を検出す
るための温度センサ26a が設けられており、温度センサ
26a の出力信号は、データバスドライバ44を介してCPU1
1 に転送される。

【００３０】以上の図２に示す構成において、CPU11 が
表示の変更を行う場合、所望するデータの書き換えに対
応するビデオメモリ41のアドレスがメモリコントローラ
40に与えられる。これに応じて、メモリコントローラ40
では、CPU11 のメモリアクセス要求信号と同期制御回路
39からのデータトランスファ要求信号とのアービトレー
ションが行われる。そして、CPU 11側のアクセスが権利
を得ると、メモリコントローラ40はアドレスセレクタ35
に対し、ビデオメモリ41へ与えるアドレスとしてアドレ
スドライバ31からのアドレス、すなわち、現在CPU11 が
アクセスしているアドレスを選択するよう切換えを行
う。これと同時にメモリコントローラ40からビデオメモ
リ41への制御信号が発生され、データバスドライバ33を
介してデータの読み書き、すなわちビデオメモリ41のデ
ータ書換えが行われる。このとき、CPU11 によってアク
セスされるアドレスデータはアクセスモニタ回路50とス
イッチS1を介してFIFO(A)36 またはFIFO(B)37 に記憶さ
れ、後述する表示データの転送の際利用される。このよ
うにCPU11 から見た表示データのアクセス方法はCRTの
場合と変わらない。

【００３１】一方、ビデオメモリ41からデータを読出し
このデータをFLCD26へ転送して表示する場合、同期制御
回路39からメモリコントローラ40へデータトランスファ
要求が発生され、ビデオメモリ41に対するアドレスとし
て、スイッチS3の切換えに応じアドレスカウンタ38また
はFIFO側のアドレスが、アドレス変換回路47を介した
後、アドレスセレクタ35において選択される。これとと
もに、メモリコントローラ40よりデータトランスファ用
の制御信号が生成され、ビデオメモリ41のメモリセルか
らシフトレジスタへ該当アドレスのラインの表示データ
が転送され、シリアルポートの制御信号によりドライバ
42へ出力される。

【００３２】同期制御回路39は、前述したようにFLCD26
からの水平同期信号HSYNC に基づいてスイッチS3を切換
えることにより、表示画面を全面リフレッシュして行く
サイクル、またはCPU11 によりアクセスされたラインの
書換えを行う部分書換えサイクルを生じさせる。また、
同期制御回路39は、図３にて後述される書換え領域判定
回路51からの駆動モード選択信号に応じてスイッチS3を
切換えることができる。ここで、全面リフレッシュのサ
イクルとは表示画面を構成するラインを１ラインづつ順
次表示駆動するサイクルをいい、これは、後述されるよ
うにアドレスカウンタ38で順次インクリメントされるア
ドレスに応じて、アクセスするラインが順次 1ラインづ
つ変化することによって可能となる。また、アクセスラ
インの部分書換えサイクルとはそのサイクルの直前の所
定時間内にCPU11 からアクセスされたラインを書き換え
るものである。

【００３３】アドレス変換テーブル53は、アドレスカウ
ンタ38から入力するアドレスデータをそのまま出力する
テーブルや、これらデータをインターレースモードで表
示できるようなアドレスに変換するためのインターレー
ステーブルを具え、これらテーブルは、図３にて詳述さ
れる書換領域判定回路51からの選択信号に応じて１つが
選択される。

【００３４】上記インターレーステーブルとしては、そ
の間引きライン数が一定なインターレースモード用のテ
ーブルや、間引きライン数が不規則に変化するインター
レースモード用のテーブルをそれぞれ複数具える。な
お、スクロール表示では、後述されるように、上記イン
ターレーステーブルは選択されず、スイッチS3を介して
アドレスカウンタ38から入力するアドレスがそのまま出
力されるノンインターレースのテーブルが選択される。

【００３５】また、アドレス変換回路47は表示画面の各
走査ラインに対応したラインアドレスデータをビデオメ
モリ41をアクセスするためのアドレスデータに戻す。

【００３６】このように、表示を行うためにビデオメモ
リ41をアクセスするためのアドレスデータは、基本的に
はスイッチS3の切換えに応じてFLC ディスプレイ26の画
面全面をリフレッシュして行くアドレスデータと、表示
内容の変更を行うべくCPU11によりアクセスされた部分
的なラインの書換えを行うアドレスデータとが時分割に
出力されるが、書換え領域判定回路51により、部分書換
えやリフレッシュのアドレスの他に、所定の表示状態に
適したインターレースモードのアドレスとすることがで
きる。

【００３７】図３は、図２に示した書換え領域判定回路
51の詳細を示すブロック図である。

【００３８】書換え領域判定回路51には、書換え（表示
変更）のためCPU11 がビデオメモリ40をアクセスするア
ドレスデータが、アクセスモニタ回路50を介したライン
アドレスデータとして入力する。また、図２に示すデー
タバスドライバ45B を介して、変換テーブル設定のため
の基準データが入力しレジスタ514 に設定される。レジ
スタ514 には、その入力順に複数の基準データが設定さ
れる。

【００３９】この回路51に入力したラインアドレスは、
ラッチ511 に入力するとともに差分検出回路512 に入力
し、ラッチ511 からの出力である１タイミング前のアド
レスデータとの差が検出される。この差は、当回路に相
前後して入力したアドレスの差を示しており、これが１
である場合には、表示画面の連続した走査ラインが書き
換えられることを意味している。差分検出回路512 は、
この差が１であるとき信号を出力し、カウンタ513 はこ
の出力される信号を計数する。但し、この計数は、差分
検出回路512 から所定タイミングで連続的に出力がある
場合のみその数を計数し、出力が断えたときには計数値
をクリアする。

【００４０】比較回路515 は、連続的に計数されたカウ
ンタ513 の計数値と、レジスタ514に格納される複数の
データそれぞれとを比較し、カウンタ513 の計数値がこ
れら複数のデータのどの範囲にあるかを検出する。そし
て、計数値が属する範囲に応じた変換テーブル選択信号
を、アドレス変換テーブル53および同期制御回路39に出
力する。

【００４１】レジスタ514 に設定されるデータとして
は、例えばＮ₁ ，Ｎ₂ ，Ｎ₃ （Ｎ₁ ＞Ｎ₂ ＞Ｎ₃ ）と
し、これによって構成される上記範囲を、Ｎ₁ 以上，Ｎ
₁ 以下Ｎ₂ 以上，Ｎ₂ 以下Ｎ₃以上，Ｎ₃ 以下とするこ
とができる。

【００４２】この場合において、例えばFLCD26の表示画
面における走査ラインの総数が1312であるときにＮ₁ ＝
1000とすれば、カウンタ513 の計数値がＮ₁ より大であ
る範囲にある場合には、CPU11 が行う表示はスクロール
表示であると検知することができる。すなわち、スクロ
ール表示の場合、CPU11 は、表示画面における走査ライ
ンの全てを上から順次１ラインづつ下まで書換えするよ
うなアドレスデータでビデオメモリ41をアクセスする。
従って、アクセスするラインデータの差が１であること
が連続的に1000回以上続けば、スクロール表示であると
検出することができる。従って、比較回路515 はこれに
応じた変換テーブル選択信号を変換テーブル53および同
期制御回路39に出力する。これに応じて、同期制御回路
39はスイッチＳ₃ をアドレスカウンタ38側に切換え、ま
た、変換テーブル53では、アドレスカウンタ38からのア
ドレスデータがそのまま出力される変換テーブルが選択
される。

【００４３】これにより、システム側のCPU11 が指定す
る表示が、スクロール表示であることを、FLCD27側で確
実に検出することができ、かつ、このスクロール表示に
最適な表示、すなわち、走査ラインが順次アクセスされ
るリフレッシュ駆動による表示が可能となる。この結
果、スクロール表示における文字等のばらつきが防止さ
れ、これら文字を容易に認識することが可能となる。

【００４４】また、カウンタ513 の計数値が最も小さな
値Ｎ₃ 以下の範囲にある場合には例えば、入力文字の表
示であることを検知し、比較回路515 はこれに応じた選
択信号を変換テーブル53および同期制御回路39に出力す
る。同期制御回路39は、上記の場合と異なり、図２に示
されるデータバスドライバ43を介して設定されるデータ
Ｍ，Ｎに応じた割合の時分割で、FIFO側のアドレスに基
づく部分書換とアドレスカウンタ38側の変換テーブル53
を介したアドレスに基づくリフレッシュ駆動とが行われ
るよう、スイッチＳ₃ を切換える。なお、この時分割駆
動モードについては、図４にて詳述する。

【００４５】カウンタ513 の計数値がＮ₁ 以下Ｎ₃ 以上
の各範囲にある場合には、変換テーブル53ではそれぞれ
の範囲に対応したインターレーステーブルが選択され、
また、同期制御回路39によってスイッチＳ₃ がアドレス
カウンタ38側に切換えられる。

【００４６】以上説明したように、上記構成によれば、
表示画面をCPU がアクセスする領域の広さに応じて、ス
クロール表示やその他の特徴的な表示モードを選択的に
検出することができる。

【００４７】図４は上記時分割駆動の場合の各信号のタ
イミングチャートである。図４を参照してリフレッシュ
の動作とライン書換えの動作とを時分割に交互に行う基
本的動作について説明する。

【００４８】ここでは、リフレッシュのサイクルを４ラ
インを単位として、アクセスラインの書換えサイクルを
３ラインを単位として行う場合の例を示す。

【００４９】図４において、REE/ACS は全面リフレッシ
ュのサイクルとアクセスラインの書換えサイクルとを交
互に生じさせるタイミングであり、“１”のときが全面
リフレッシュのサイクルで、“０”のときがアクセスラ
インの書換えサイクルであることを示す。また、T_aは全
面リフレッシュのサイクルの時間、T_bはアクセスライン
の書換えサイクルの時間を表わす。この例においては、
T_a：T_b＝４：３としているが、要求されるリフレッシュ
レート等によって最適な値を選ぶことができる。すなわ
ち、T_aの割合を大きくすればリフレッシュレートを上げ
ることができ、T_bの割合を大きくすれば部分的な変更の
応答性を良くすることができる。

【００５０】FIFO(A)36 およびFIFO(B)37 の状態を説明
するに、スイッチS1がFIFO(A)36 側に接続されると（ス
イッチS1の状態A/B ＝“１”）、CPU11 がアクセスする
ラインのアドレスはFIFO(A)36 にサンプリングされて記
憶される。一方スイッチS1がFIFO(B)37 側に接続される
と(A/B＝“０”）、CPU11 がアクセスするラインアドレ
スはFIFO(B) 37に記憶される。また、スイッチS2がFIFO
(A)36 側に接続されると( スイッチS2の状態A/B ＝
“１”)、FIFO(A)36 に記憶されたアドレスが出力され、
スイッチS2がFIFO(B)37 側に接続されると(A/B＝
“０”）、FIFO(B)37 に記憶されたアドレスが出力され
る。

【００５１】画面全体の１回のリフレッシュが完了し、
FLCD26が垂直同期信号VSYNC を出力したり、あるいはア
ドレスカウンタ38にキャリーが生じるとアドレスカウン
タ38がクリアされ、次の全面リフレッシュのサイクルで
出力されるラインは第０ラインに戻る。アドレスカウン
タ38は、前述したように同期制御回路39が水平同期信号
HSYNC をカウントする毎に発生する同期信号に応じて
“１”，“２”，“３”と順次カウントアップしていく
が、同期制御回路39が発生するこの同期信号は、データ
バスドライバ43を介して同期制御回路39に入力するパラ
メータＭ，Ｎに応じて出力される。すなわち、パラメー
タＭ，Ｎは一定期間におけるリフレッシュサイクルと部
分書換えサイクルの比を定めるものであり、このパラメ
ータによって定められるリフレッシュサイクルのライン
数だけ同期信号を出力し、部分書換え時には出力しな
い。一方、CPU11 よりラインL1,L2,L3のアドレスがアク
セスされると、このとき、スイッチS1がFIFO(A)36 に接
続されていれば、L1,L2,L3のアドレスがここに記憶さ
れ、その後スイッチS2がFIFO(A)36 に接続された時点で
L1,L2,L3のアドレスがここから出力され、出力ラインと
してL1,L2,L3が選ばれる。ここで、スイッチS3の切換え
信号は同期制御回路39からのRFF/ACS として与えられ、
RFF/ACS が“１”であるラインアクセスのサイクルでは
出力ラインアドレスとしてFIFO(A),FIFO(B) 側からの出
力に切換えられる。REF/ACS が“１”となると、スイッ
チS3がアドレスカウンタ38側に切換えられるとともに、
同期制御回路39が水平同期信号HSYNC に同期して出力す
る同期信号に応じてアドレスカウンタ38は順次カウント
アップを開始し、リフレッシュ動作を前サイクルの続き
のラインから行う。図４においては、例えば、L3のライ
ン出力後に前サイクルの続きである“４”，“５”，
“６”，“７”のラインが出力されている。以下同様に
して、上述の動作を繰返すが、FIFOを２つ用意したの
は、一方でメモリアクセスされたアドレスをサンプリン
グし、同時に他方でサンプリングしたアドレスを出力す
ることを矛盾無く、かつ効率よく実行するためである。
すなわち、アドレスのサンプリング期間は他方のFIFOの
アクセスラインの出力開始からリフレッシュサイクルの
終了までであり、リフレッシュサイクルの終了後、直前
のサンプリング期間でサンプリングしたアドレスを出力
するアクセスラインの書換えサイクルに入ると同時に、
他方のFIFOのアドレスサンプリング期間が開始されるこ
とになる。

【００５２】以上のように、基本的動作ではリフレッシ
ュサイクルとライン書換えのサイクルとを交互に繰返
し、図４ではその繰返し周期を７ラインを１単位として
T_a：T_b＝４：３として説明したが、さらに温度等の環境
条件や表示するデータの種類、あるいはさらにFLCDの表
示デバイス素材の違い等に応じて要求されるリフレッシ
ュレート等によってT_aとT_bとの比率を変更することがで
きる。

【００５３】図５は図２に示されるアクセスモニタ回路
50の詳細を示すブロック図である。

【００５４】図５において、501 は比較回路であり、ア
ドレスドライバ31を介して入力されるCPU11 のアクセス
アドレスと第１レジスタ46A に格納されるイベントトリ
ガアドレスとが一致したときに一致信号を出力する。こ
のイベントトリガアドレスは、CPU11 がカーソル移動の
際に必ずアクセスする所定のアドレスを意味する。

【００５５】502 はアドレス変換回路であり、CPU11 が
アクセスする絶対アドレスをラインアドレスへ変換す
る。すなわち、アドレスバスドライバ31を介して、この
アクセスモニタ回路に入力されるアドレスは、システム
側のVRAMにおける絶対アドレスであり、これをFLCD26の
表示画面に対応したラインアドレスに変換する。

【００５６】503 は比較回路であり、CPU11 のアクセス
アドレスがシステム側VRAMの表示領域のものであるかワ
ーク領域のものであるかを判別し、アクセスアドレスが
表示領域のものであるときにその旨の出力を行う。

【００５７】すなわち、CPU11 が表示制御に際してシス
テム側のVRAMをアクセスするとき、表示領域のみならず
ワーク領域もアクセスする。この結果、アクセスモニタ
回路50に入力するCPU のアクセスアドレスはワーク領域
のアドレスも含まれることになる。このため、比較回路
503 において入力するアドレスを判別し、このアドレス
がVRAMの表示領域のものである場合のみ、後述されるよ
うに、FIFO(A)36 またはFIFO(B)37 に書込まれるように
する。比較回路503 の構成としては、例えば、VRAMのア
ドレスの上位２桁が、10以下か否かの比較回路とすれば
よい。この場合、比較回路503 に入力するアドレスの上
位２桁が10以下のとき、表示領域のアドレスである旨を
出力する。

【００５８】505 はラッチ比較回路であり、比較回路50
3 からの表示領域のアドレスデータである旨の出力を受
けて、アドレス変換回路502 からのそのアドレスデータ
を取込み、同一サンプリング期間中に取込まれラッチさ
れているアドレスデータと比較する。この比較が不一致
の場合、この新たに取込まれたアドレスデータをラッチ
するとともに、FIFOメモリ36(37)へ出力する。これと同
時に異なるラインへアクセスである旨の出力を行う。こ
れにより、ビデオメモリ41において重複するラインへア
クセスすることが防止される。なお、上述の異ラインへ
のアクセスである旨の出力はサンプリングカウンタ34に
も転送され、サンプリングカウンタ34はこの出力を計数
する。

【００５９】504 はFIFO制御回路であり、比較回路501
からの一致信号に応じてリセット信号を出力しFIFOメモ
リ36(37)のライトポインタをFIFOメモリの先頭へセット
する。これにより、これ以降にFIFOメモリに入力するア
ドレスデータが先頭から記憶され、出力時、最初に出力
されることになる。FIFO制御回路504 は、また、比較回
路503 からの表示領域である旨の出力とラッチ比較回路
505 からの異ラインへのアクセスである旨の出力とのア
ンドに応じてFIFOメモリ36(37)へライト信号を出力しこ
のメモリに、ラッチ回路505 を介して入力するアドレス
データの書込みを許可する。

【００６０】（第２実施例）図６は本発明の第２実施例
にかかるFLCD27の構成を示すブロック図である。図６に
おいて図２に示す要素と同様の要素には、同一の符号を
付し、その説明は省略する。

【００６１】本例が上記第１実施例と異なる点は、書換
え領域判定回路51Aがサンプリングカウンタ34で計数さ
れるCPU11 のアクセス回数に基づいて、表示駆動のモー
ドを設定する構成にある。

【００６２】図７は、図６に示した書換え領域判定回路
51A の詳細な構成を示すブロック図である。

【００６３】所定時間内にサンプリングカウンタ34で計
数された計数値データＣは、第１比較回路517 および第
２比較回路518 に入力する。レジスタ516 には、データ
RLとデータRMの組が複数、図６に示すデータバスドライ
バ45B を介して設定される。このデータRLおよびRMは、
RLを上限とし、RMを下限とする範囲を設定するためのデ
ータであり、スクロール用駆動，インターレース，時分
割駆動等の表示駆動の複数のモードに対して複数の組が
設定される。例えば、これらデータの組（RL，RM）とし
て（Ｎ₁ ，Ｎ₂ ），（Ｎ₂ ，Ｎ₃ ），（Ｎ₃ ，Ｎ₄ ）と
設定することができる。第１比較回路517 および第２比
較回路では、それぞれデータRLおよびRMと、計数値Ｃと
が比較され、それぞれの比較において、それぞれＣ≦RL
およびＣ≧RMである条件を満たすとき、それぞれの回路
の出力が“１”とされる。この結果、アンドゲート519
A，519Bおよび519Cのうち、計数値が満たす範囲に対応
するアンドゲートの出力が“１”となり、この出力に応
じて、変換テーブル53では対応するテーブルの選択が行
われ、また同期制御回路39による対応した処理が行われ
る。なお、計数値Ｃが満たす範囲に応じた、スクロール
用駆動，インターレース，時分割駆動の各表示駆動モー
ドに対応する上記選択および処理については、上記第１
実施例の場合と同様であるので、その説明は省略する。

【００６４】以上の構成により、計数値Ｃが比較的大き
な値の範囲である（Ｎ₁ ，Ｎ₂ ）を満たす場合、CPU11
が指示する表示がスクロールであることを検出でき、こ
れに応じて、第１実施例で説明したスクロール用駆動、
すなわち、ノンインターレースのリフレッシュ駆動によ
る表示を行うことが可能となる。

【００６５】また、計数値Ｃが比較的小さな値の範囲で
ある（Ｎ₃ ，Ｎ₄ ）を満たす場合、書換えが比較的少な
い表示であるとして、第１実施例で説明した部分書換え
とリフレッシュ駆動との時分割駆動による表示を行うこ
とができる。さらに、計数値Ｃが中間の範囲（Ｎ₂ ，Ｎ
₃）を満たす場合、インターレースモードによる表示が
可能となる。

【００６６】（第３実施例）図８は本発明の第３の実施
例にかかるFLCDインターフェース27の構成を示すブロッ
ク図である。図８に示す構成は、図６に示す構成とほぼ
同様であり、同様の要素には同一の符号を付してその説
明を省略する。

【００６７】本例では、図８に示すイベント検出回路51
B において、所定時間内のサンプリングカウンタ34での
計数値Ｃに基づいて、CPU11 が指示する表示がある特定
の表示（イベント）であることを検出する。すなわち、
イベント検出回路51B では、例えば、複数のイベントに
対応してレジスタに格納された複数のデータと計数値Ｃ
とを比較回路によって比較し、一致したとき、そのデー
タに対応したイベントであると検出することができる。
そして、その旨の検出信号をアドレス変換テーブル532
および同期制御回路39に出力し、これにより、検出され
たイベントに応じた適切な表示を行うことが可能とな
る。

【００６８】図９は上記イベント検出回路51B での動作
を模式的に示すフローチャートである。すなわち、ステ
ップS91 ，S92 ，S93 ，…S94 でレジスタに設定された
データN1，N2，N3，…Nnと計数値Ｃとを順次比較し、比
較が一致した場合には、それぞれステップS95 ，S96 ，
S97 ，…S98 で、検出されたイベントの設定を行う。す
なわち、当該イベントを検出した旨の信号を変換テーブ
ル53および同期制御回路39に出力する。

【００６９】イベント検出回路51B のレジスタに設定す
るデータとして、例えば、表示画面の走査ラインの総数
に相対して比較的大きな設定値を設定すると、イベント
としてのスクロール表示を検出することができる。ま
た、比較的小さな値であって、文字高さに対応するライ
ン数をデータとして設定すると、入力文字の表示を検出
することができる。そして、これら検出されたイベント
に応じた最適の表示駆動モードを選択することが可能と
なる。

【００７０】（第４実施例）図１０は本発明の第４実施
例に関し、図５に示すアクセスモニタ回路50の他の構成
を示すブロック図である。

【００７１】第１実施例にかかる図５のアクセスモニタ
回路50と異なる点は、CPU11 がVRAMでアクセスするアド
レスが、予めレジスタ46A に格納されたデータと一致し
た場合、第１比較回路501 はイベント検出信号を図２に
示すアドレス変換テーブル53および同期制御回路39に出
力し、これにより、このイベントに最適な表示が可能と
なる点にある。

【００７２】レジスタ46A に格納されるデータとして
は、表示画面上に表示されるアイコンのアドレスとする
ことができる。例えば、文字入力を行うための「入力用
紙」というアイコンがあるとすると、カーソルをこのア
イコンの位置まで移動させ、クリックしたときにCPU11
がアクセスしていたアドレス、すなわち「入力用紙」と
いうアイコンが表示されるアドレスをレジスタ46A に格
納する。この結果、CPU11 がアクセスするアドレスと、
この格納されたアドレスとが一致すると、文字入力にか
かる表示であることを検出することができる。

【００７３】ところで、この文字入力の場合に考え得る
表示変更の態様（モード）は、キーの押下に応じた文字
等の表示，カーソル移動，およびスクロールが考えられ
る。従って、この場合の文字入力にかかる表示の検出
と、上記第１〜第３実施例の表示変更モード（イベン
ト）検出のそれぞれとを合わせた構成とすれば、より確
実な表示モード（イベント）の検出を行うことができ
る。

【００７４】図11は、本実施例にかかるアドレス変換回
路における動作を模式的に示すフローチャートである。

【００７５】ステップS111に示すように、CPU11 は、予
めレジスタ46A にイベントに対応したアドレスデータを
格納しておく。ステップS112でCPU11 がシステム側VRAM
の表示領域をアクセスする。ステップS113では、CPU11
がアクセスするアドレスのうち、クリックがなされたと
きにCPU11 がアクセスしていたアドレスとレジスタ46A
のアドレスとを比較し、ステップS114では、これが一致
であるか否かを判断する。一致の場合はイベント検出信
号をオンとし、不一致の場合は、この信号をオフとす
る。

【００７６】なお、上記入力表示にかかるイベント検出
信号の場合は、直接に表示駆動モードを選択せず、この
選択をより確実にする機能を果たすものとしたが、本例
のイベント検出信号に応じて、時分割駆動，リフレッシ
ュ駆動，インターレースなどの表示駆動モードが直接選
択されるような構成とすることもできる。

【００７７】また、レジスタ46A に格納されるデータを
第１，第２実施例に示したように複数とし、複数のイベ
ントの中から１つのイベントが検出されるようにするこ
ともできる。

【００７８】

【発明の効果】以上の説明から明らかなように、本発明
によれば表示変更にかかる表示素子の数やアドレスに基
づいて、特定の表示変更の態様が検出される。そして、
この検出に応じて、当該表示変更の態様に最適な表示駆
動を行うことが可能となる。

【００７９】この結果、スクロール等、特定の表示変更
の態様についても画質の良好な表示を得ることができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例にかかる表示制御装置を組込
んだ情報処理システムのブロック図である。

【図２】本発明の第１実施例にかかるFLCDインタフェー
スの構成を示すブロック図である。

【図３】図２に示す書換え領域判定回路の詳細を示すブ
ロック図である。

【図４】図２に示されるFLCDインタフェースにおける時
分割駆動を説明するためのタイミングチャートである。

【図５】図２に示されるアクセスモニタ回路の詳細な構
成を示すブロック図である。

【図６】本発明の第２実施例にかかるFLCDインタフェー
スの構成を示すブロック図である。

【図７】図６に示す書換え領域判定回路の詳細を示すブ
ロック図である。

【図８】本発明の第３実施例にかかるFLCDインタフェー
スの構成を示すブロック図である。

【図９】図８に示すイベント検出回路の動作を示すフロ
ーチャートである。

【図１０】本発明の第４実施例にかかるアドレス変換回
路の詳細を示すブロック図であるる。

【図１１】図１０に示すアドレス変換回路の動作を模式
的に示すフローチャートである。

【符号の説明】

11 CPU 12 アドレスバス 13 メインメモリ 14 DMA コントローラ 15 LAN インタフェース 16 LAN 17 I/O 装置 18 ハードディスク装置 19 フロッピーディスク装置 20 ディスクインタフェース 21 プリンタ 22 プリンタインタフェース 23 キーボード 24 マウス 25 キーインタフェース 26 FLCD(FLCD ディスプレイ) 26a 温度センサ 27 FLCDインタフェース 31 アドレスバスドライバ 32 コントロールバスドライバ 33,43,44,45A,45B データバスドライバ 34 サンプリングカウンタ 35 アドレスセレクタ 36 FIFO(A) メモリ 37 FIFO(B) メモリ 38 アドレスカウンタ 39 同期制御回路 40 メモリコントローラ 41 ビデオメモリ 42 ドライバレシーバ S1,S2,S3 スイッチ 46A,46B レジスタ 47 アドレス変換回路 50 アクセスモニタ回路 51,51A 書換え領域判定回路 51B イベント検出回路 53 アドレス変換テーブル 501,601 比較回路 502,602 アドレス変換回路 503,603 比較回路 504 FIFO制御回路 505,605 ラッチ比較回路 511 ラッチ 512 差分検出回路 513 カウンタ 514 レジスタ 515 比較回路 516 レジスタ 517 第１比較回路 518 第２比較回路 519A,519B,519C アンドゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者伊奈謙三東京都大田区下丸子３丁目30番２号キヤノン株式会社内

Claims

【特許請求の範囲】

【請求項１】表示状態の更新を、表示変更にかかる表
示素子のみについて行うことが可能な表示装置の表示制
御装置において、表示変更にかかる表示素子の数を検出するための変更素
子数検出手段と、該変更素子数検出手段が検出する数に基づいて、所定の
表示変更の態様を検出するための表示変更態様検出手段
と、該表示変更態様検出手段が前記所定の表示変更の態様を
検出したとき、当該表示変更の態様に応じた表示駆動を
行う表示駆動手段と、を具えたことを特徴とする表示制御装置。
【請求項２】前記変更素子数検出手段は、表示変更に
かかる表示素子によって形成されるラインの数によって
前記数を検出することを特徴とする請求項１に記載の表
示制御装置。
【請求項３】表示状態の更新を、表示変更にかかる表
示素子のみについて行うことが可能な表示装置の表示制
御装置において、表示変更に関して、当該表示データ記憶手段においてア
クセスされるアドレスを検知するためのアドレス検知手
段と、該アドレス検知手段が検知するアドレスに基づいて、所
定の表示変更の態様を検出するための表示変更態様検出
手段と、該表示変更態様検出手段が前記所定の表示変更の態様を
検出したとき、当該表示変更の態様に応じた表示駆動を
行う表示駆動手段と、を具えたことを特徴とする表示制御装置。
【請求項４】前記表示素子は、当該表示状態が更新され
るための動作媒体として強誘電性液晶を有したことを特
徴とする請求項１ないし３のいずれかに記載の表示制御
装置。