JPH053522A - デジタルシグナルプロセツサ内蔵ロジツク回路 - Google Patents
デジタルシグナルプロセツサ内蔵ロジツク回路Info
- Publication number
- JPH053522A JPH053522A JP3153056A JP15305691A JPH053522A JP H053522 A JPH053522 A JP H053522A JP 3153056 A JP3153056 A JP 3153056A JP 15305691 A JP15305691 A JP 15305691A JP H053522 A JPH053522 A JP H053522A
- Authority
- JP
- Japan
- Prior art keywords
- digital signal
- signal processor
- logic circuit
- built
- operation check
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Facsimiles In General (AREA)
- Facsimile Image Signal Circuits (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 専用の動作チェック装置を必要とせず、且
つ、ファクシミリ装置がユーザの手に渡った後において
もモデム装置の動作チェックを可能とし得るデジタルシ
グナルプロセッサ内蔵ロジック回路を提供することを目
的とする。 【構成】 ゲートアレイ内部に２つのデジタルシグナル
プロセッサコア１５ａ・１５ｂを搭載すると共に動作チ
ェックプログラムを内蔵したＲＯＭを保有し、当該動作
チェックプログラムにてデジタルシグナルプロセッサコ
ア１５ｂに疑似的に装置側ＣＰＵ動作をさせて他のデジ
タルシグナルプロセッサコア１５ａ並びにロジック回路
１５ｃの動作チェックを行わせ得るように構成した。
つ、ファクシミリ装置がユーザの手に渡った後において
もモデム装置の動作チェックを可能とし得るデジタルシ
グナルプロセッサ内蔵ロジック回路を提供することを目
的とする。 【構成】 ゲートアレイ内部に２つのデジタルシグナル
プロセッサコア１５ａ・１５ｂを搭載すると共に動作チ
ェックプログラムを内蔵したＲＯＭを保有し、当該動作
チェックプログラムにてデジタルシグナルプロセッサコ
ア１５ｂに疑似的に装置側ＣＰＵ動作をさせて他のデジ
タルシグナルプロセッサコア１５ａ並びにロジック回路
１５ｃの動作チェックを行わせ得るように構成した。
Description
【０００１】
【産業上の利用分野】本発明は、デジタルシグナルプロ
セッサ内蔵ロジック回路に関し、モデム装置などに利用
される。
セッサ内蔵ロジック回路に関し、モデム装置などに利用
される。
【０００２】
【従来の技術】従来、モデム装置を製造した段階で、こ
れを専用の動作チェック装置にセットし、当該チェック
装置に搭載されているＣＰＵにファクシミリ動作を実行
させてモデム装置の動作チェックを行うようにしてい
た。
れを専用の動作チェック装置にセットし、当該チェック
装置に搭載されているＣＰＵにファクシミリ動作を実行
させてモデム装置の動作チェックを行うようにしてい
た。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の動作チェックでは、専用の動作チェック装置が必要
となることに加え、ファクシミリ装置がユーザの手に渡
った後では、モデム装置のチェックができないという欠
点がある。本発明は、上記の事情に鑑み、専用の動作チ
ェック装置を必要とせず、且つ、ファクシミリ装置がユ
ーザの手に渡った後においてもモデム装置の動作チェッ
クを可能とし得るデジタルシグナルプロセッサ内蔵ロジ
ック回路を提供することを目的とする。
来の動作チェックでは、専用の動作チェック装置が必要
となることに加え、ファクシミリ装置がユーザの手に渡
った後では、モデム装置のチェックができないという欠
点がある。本発明は、上記の事情に鑑み、専用の動作チ
ェック装置を必要とせず、且つ、ファクシミリ装置がユ
ーザの手に渡った後においてもモデム装置の動作チェッ
クを可能とし得るデジタルシグナルプロセッサ内蔵ロジ
ック回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明に係るデジタルシ
グナルプロセッサ内蔵ロジック回路は、上記の課題を解
決するために、ゲートアレイ内部に複数のデジタルシグ
ナルプロセッサコアを搭載すると共に動作チェックプロ
グラムを内蔵したメモリを保有し、当該動作チェックプ
ログラムにて一つのデジタルシグナルプロセッサコアに
て他のデジタルシグナルプロセッサコア並びにロジック
回路の動作チェックを行わせ得るように構成したことを
特徴としている。
グナルプロセッサ内蔵ロジック回路は、上記の課題を解
決するために、ゲートアレイ内部に複数のデジタルシグ
ナルプロセッサコアを搭載すると共に動作チェックプロ
グラムを内蔵したメモリを保有し、当該動作チェックプ
ログラムにて一つのデジタルシグナルプロセッサコアに
て他のデジタルシグナルプロセッサコア並びにロジック
回路の動作チェックを行わせ得るように構成したことを
特徴としている。
【０００５】
【作用】上記の構成によれば、デジタルシグナルプロセ
ッサ内蔵ロジック回路自身による自己診断が可能になる
ため、専用の動作チェック装置が不要になる他、例えば
ファクシミリ装置がユーザの手に渡った後においても、
電源投入時など、必要に応じて、モデム装置の動作チェ
ックを行うことができる。
ッサ内蔵ロジック回路自身による自己診断が可能になる
ため、専用の動作チェック装置が不要になる他、例えば
ファクシミリ装置がユーザの手に渡った後においても、
電源投入時など、必要に応じて、モデム装置の動作チェ
ックを行うことができる。
【０００６】
【実施例】本発明の一実施例を、図１ないし図３に基づ
いて説明すれば、以下の通りである。図１はファクシミ
リ装置の概略的な回路構成を示すブロック図であり、該
ファクシミリ装置は、制御部１と、ＲＡＭ２と、オート
ダイヤラ３と、ＮＣＵ４と、読取り部６と、モデム７
と、記録部８と、ＲＯＭ９と、操作パネル１０と、表示
部１１と、システムバス１３と、電源投入検出部１４と
を備えて構成される。
いて説明すれば、以下の通りである。図１はファクシミ
リ装置の概略的な回路構成を示すブロック図であり、該
ファクシミリ装置は、制御部１と、ＲＡＭ２と、オート
ダイヤラ３と、ＮＣＵ４と、読取り部６と、モデム７
と、記録部８と、ＲＯＭ９と、操作パネル１０と、表示
部１１と、システムバス１３と、電源投入検出部１４と
を備えて構成される。
【０００７】前記の制御部１はＲＯＭ９に格納された制
御プログラムに基づき、このファクシミリ装置の送受信
動作の全体を制御するものであり、基本的な送信動作は
概略的には以下のようにして行われる。操作者により操
作パネル１０上の図示しない通信キーやワンタッチダイ
ヤルキーがＯＮされると、制御部１がＲＡＭ２に格納さ
れた相手先の電話番号を読み出し、読み出された電話番
号がオートダイヤラ３及びＮＣＵ４を介して電話回線５
にダイヤル発信される。そして、ダイヤル発信の後に、
読取り部６が読み取った原稿の画データがモデム７及び
ＮＣＵ４を介して電話回線５に送出され、送信動作が行
われる。
御プログラムに基づき、このファクシミリ装置の送受信
動作の全体を制御するものであり、基本的な送信動作は
概略的には以下のようにして行われる。操作者により操
作パネル１０上の図示しない通信キーやワンタッチダイ
ヤルキーがＯＮされると、制御部１がＲＡＭ２に格納さ
れた相手先の電話番号を読み出し、読み出された電話番
号がオートダイヤラ３及びＮＣＵ４を介して電話回線５
にダイヤル発信される。そして、ダイヤル発信の後に、
読取り部６が読み取った原稿の画データがモデム７及び
ＮＣＵ４を介して電話回線５に送出され、送信動作が行
われる。
【０００８】一方、受信動作は以下のようにして行われ
る。即ち、電話回線５、ＮＣＵ４、及びモデム７を介し
て相手先から受信情報を着信すると、この着信情報に基
づき制御部１が記録部８を駆動して受信情報の記録を行
わせる。前記のモデム７は、デジタルシグナルプロセッ
サ（ＤＳＰ）内蔵ロジック回路１５を備えている。ＤＳ
Ｐ内蔵ロジック回路１５は、図２に示すように、２つの
ＤＳＰコア１５ａ・１５ｂとロジック回路１５ｃを備え
て構成される。ＤＳＰコア１５ａに加えてＤＳＰコア１
５ｂを備えているのは、本来的には、モデム７の高速化
を図るためにそうしているのであるが、ＤＳＰコア１５
ｂの処理能力の全てを活用しているわけではなく、処理
能力にまだ余裕があることに鑑み、ＤＳＰコア１５ｂ内
のＲＯＭ（図示せず）には、動作チェックプログラムを
内蔵してある。これにより、ＤＳＰコア１５ｂに疑似的
にファクシミリ装置側ＣＰＵ動作をさせて他のＤＳＰコ
ア１５ａ並びにロジック回路１５ｃの動作チェックを行
わせ得るようになっている。
る。即ち、電話回線５、ＮＣＵ４、及びモデム７を介し
て相手先から受信情報を着信すると、この着信情報に基
づき制御部１が記録部８を駆動して受信情報の記録を行
わせる。前記のモデム７は、デジタルシグナルプロセッ
サ（ＤＳＰ）内蔵ロジック回路１５を備えている。ＤＳ
Ｐ内蔵ロジック回路１５は、図２に示すように、２つの
ＤＳＰコア１５ａ・１５ｂとロジック回路１５ｃを備え
て構成される。ＤＳＰコア１５ａに加えてＤＳＰコア１
５ｂを備えているのは、本来的には、モデム７の高速化
を図るためにそうしているのであるが、ＤＳＰコア１５
ｂの処理能力の全てを活用しているわけではなく、処理
能力にまだ余裕があることに鑑み、ＤＳＰコア１５ｂ内
のＲＯＭ（図示せず）には、動作チェックプログラムを
内蔵してある。これにより、ＤＳＰコア１５ｂに疑似的
にファクシミリ装置側ＣＰＵ動作をさせて他のＤＳＰコ
ア１５ａ並びにロジック回路１５ｃの動作チェックを行
わせ得るようになっている。
【０００９】電源投入検出部１４は、起動スイッチ（図
示せず）のＯＮ・ＯＦＦを検出するものであり、そのＯ
Ｎ・ＯＦＦ情報を制御部１に出力するようになってい
る。制御部１は、前述したファクシミリ装置における基
本動作を行うほか、必要に応じてＤＳＰコア１５ｂによ
る動作チェックを実行させ、また、チェック結果を得て
これを表示部１１に表示させるようになっている。その
動作を図３のフローチャートに示す。まず、起動スイッ
チがＯＮされたか否かを判断し（Ｓ１）、ＯＮされたな
ら、システムバス１３を通じてＤＳＰコア１５ｂに動作
チェック開始信号を送る（Ｓ２）。
示せず）のＯＮ・ＯＦＦを検出するものであり、そのＯ
Ｎ・ＯＦＦ情報を制御部１に出力するようになってい
る。制御部１は、前述したファクシミリ装置における基
本動作を行うほか、必要に応じてＤＳＰコア１５ｂによ
る動作チェックを実行させ、また、チェック結果を得て
これを表示部１１に表示させるようになっている。その
動作を図３のフローチャートに示す。まず、起動スイッ
チがＯＮされたか否かを判断し（Ｓ１）、ＯＮされたな
ら、システムバス１３を通じてＤＳＰコア１５ｂに動作
チェック開始信号を送る（Ｓ２）。
【００１０】ＤＳＰコア１５ｂは、上記の動作チェック
開始信号を受け取ると、前記の動作チェックプログラム
を実行する。即ち、ロジック回路１５ｃ上のポートに情
報を書込み（Ｓ３）、ＤＳＰコア１５ａおよびロジック
回路１５ｃに上記の情報に対する動作を行わせ（Ｓ
４）、その動作結果を得てこれが期待値と合致するか否
かを判断し（Ｓ５）、合致したなら合致信号を制御部１
に送り返す（Ｓ６）一方、合致しないなら否信号を制御
部１に送り返す（Ｓ７）。
開始信号を受け取ると、前記の動作チェックプログラム
を実行する。即ち、ロジック回路１５ｃ上のポートに情
報を書込み（Ｓ３）、ＤＳＰコア１５ａおよびロジック
回路１５ｃに上記の情報に対する動作を行わせ（Ｓ
４）、その動作結果を得てこれが期待値と合致するか否
かを判断し（Ｓ５）、合致したなら合致信号を制御部１
に送り返す（Ｓ６）一方、合致しないなら否信号を制御
部１に送り返す（Ｓ７）。
【００１１】制御部１は、送り返された合否結果により
合否を判断し（Ｓ８）、合致という結果を得たならば、
通常動作（受信待機状態）に移行する（Ｓ９）一方、合
否結果において否という結果を得たならば、通常動作を
行わずに、前記の表示部１１において、「モデム故障、
サービスマンを呼んで下さい」といった内容を表示させ
る（Ｓ１０）。
合否を判断し（Ｓ８）、合致という結果を得たならば、
通常動作（受信待機状態）に移行する（Ｓ９）一方、合
否結果において否という結果を得たならば、通常動作を
行わずに、前記の表示部１１において、「モデム故障、
サービスマンを呼んで下さい」といった内容を表示させ
る（Ｓ１０）。
【００１２】上記の構成によれば、デジタルシグナルプ
ロセッサ内蔵ロジック回路１５自身による自己診断が可
能になるため、専用の動作チェック装置が不要になる
他、ファクシミリ装置がユーザの手に渡った後において
も、電源投入時など、必要に応じて、モデム７の動作チ
ェックを行うことができる。勿論、ファクシミリ装置本
体のＣＰＵに格別の負担を与えることもない。
ロセッサ内蔵ロジック回路１５自身による自己診断が可
能になるため、専用の動作チェック装置が不要になる
他、ファクシミリ装置がユーザの手に渡った後において
も、電源投入時など、必要に応じて、モデム７の動作チ
ェックを行うことができる。勿論、ファクシミリ装置本
体のＣＰＵに格別の負担を与えることもない。
【００１３】なお、本実施例では、２つのＤＳＰを搭載
した例を示したが、３つ以上搭載する場合も同様であ
る。また、ＤＳＰコア１５ｂの動作チェックも行う場合
には、ＤＳＰコア１５ａのＲＯＭにも動作チェックプロ
グラムを保有すればよい。更に、本実施例では、起動ス
イッチがＯＮされたときに動作チェックプログラムを実
行させるようにしたが、動作チェック専用のスイッチな
どを設けてこれがユーザや検査者によりＯＮされたとき
に動作チェックを行うようにしてもよいものである。
した例を示したが、３つ以上搭載する場合も同様であ
る。また、ＤＳＰコア１５ｂの動作チェックも行う場合
には、ＤＳＰコア１５ａのＲＯＭにも動作チェックプロ
グラムを保有すればよい。更に、本実施例では、起動ス
イッチがＯＮされたときに動作チェックプログラムを実
行させるようにしたが、動作チェック専用のスイッチな
どを設けてこれがユーザや検査者によりＯＮされたとき
に動作チェックを行うようにしてもよいものである。
【００１４】
【発明の効果】以上のように、本発明によれば、デジタ
ルシグナルプロセッサ内蔵ロジック回路自身による自己
診断が可能になるため、専用の動作チェック装置が不要
になる他、例えばファクシミリ装置がユーザの手に渡っ
た後においても、電源投入時など、必要に応じて、モデ
ム装置の動作チェックを行うことができるという効果を
奏する。
ルシグナルプロセッサ内蔵ロジック回路自身による自己
診断が可能になるため、専用の動作チェック装置が不要
になる他、例えばファクシミリ装置がユーザの手に渡っ
た後においても、電源投入時など、必要に応じて、モデ
ム装置の動作チェックを行うことができるという効果を
奏する。
【図１】本発明のデジタルシグナルプロセッサ内蔵ロジ
ック回路が搭載されたモデムを備えるファクシミリ装置
の構成図である。
ック回路が搭載されたモデムを備えるファクシミリ装置
の構成図である。
【図２】デジタルシグナルプロセッサ内蔵ロジック回路
の構成図である。
の構成図である。
【図３】制御部並びにＤＳＰで行われるチェック処理の
フローチャートである。
フローチャートである。
１ 制御部 １１ 表示部 １３ システムバス １４ 電源投入検出部 １５ デジタルシグナルプロセッサ内蔵ロジック回路 １５ａ ＤＳＰコア １５ｂ ＤＳＰコア １５ｃ ロジック回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/40 １０２ 9068−5Ｃ
Claims (1)
- 【特許請求の範囲】 【請求項１】 ゲートアレイ内部に複数のデジタルシグ
ナルプロセッサコアを搭載すると共に動作チェックプロ
グラムを内蔵したメモリを保有し、当該動作チェックプ
ログラムにて一つのデジタルシグナルプロセッサコアに
て他のデジタルシグナルプロセッサコア並びにロジック
回路の動作チェックを行わせ得るように構成したことを
特徴とするデジタルシグナルプロセッサ内蔵ロジック回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153056A JPH053522A (ja) | 1991-06-25 | 1991-06-25 | デジタルシグナルプロセツサ内蔵ロジツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153056A JPH053522A (ja) | 1991-06-25 | 1991-06-25 | デジタルシグナルプロセツサ内蔵ロジツク回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH053522A true JPH053522A (ja) | 1993-01-08 |
Family
ID=15554019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3153056A Pending JPH053522A (ja) | 1991-06-25 | 1991-06-25 | デジタルシグナルプロセツサ内蔵ロジツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH053522A (ja) |
-
1991
- 1991-06-25 JP JP3153056A patent/JPH053522A/ja active Pending
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