JPH0534854B2 - - Google Patents
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- JPH0534854B2 JPH0534854B2 JP62200788A JP20078887A JPH0534854B2 JP H0534854 B2 JPH0534854 B2 JP H0534854B2 JP 62200788 A JP62200788 A JP 62200788A JP 20078887 A JP20078887 A JP 20078887A JP H0534854 B2 JPH0534854 B2 JP H0534854B2
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- 230000008878 coupling Effects 0.000 claims description 47
- 238000010168 coupling process Methods 0.000 claims description 47
- 238000005859 coupling reaction Methods 0.000 claims description 47
- 238000004804 winding Methods 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 2
- 238000010248 power generation Methods 0.000 description 10
- 239000002131 composite material Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000005693 optoelectronics Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 210000003754 fetus Anatomy 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、電力用MOS FETのゲート駆動
回路に関し、特に、信号入力側と電力出力側とが
光学的に絶縁された光電結合素子と、微分波形発
生手段とを備えたMOS FETのゲート駆動回路
に関するものである。
回路に関し、特に、信号入力側と電力出力側とが
光学的に絶縁された光電結合素子と、微分波形発
生手段とを備えたMOS FETのゲート駆動回路
に関するものである。
［従来の技術］
この種のMOS FETのゲート駆動回路の１つ
として第３図に示すように、光電結合素子を用い
たものがある。
として第３図に示すように、光電結合素子を用い
たものがある。
このゲート駆動回路は、MOS FET Ｑのゲー
トＧに対して、特別のバイアス電源を必要とせ
ず、経済性、回路の小型、軽量化等の点で優れて
いる。
トＧに対して、特別のバイアス電源を必要とせ
ず、経済性、回路の小型、軽量化等の点で優れて
いる。
しかしながら、電力用MOS FET Ｑのゲート
入力容量は数100PF〜1000PFに至る場合があり、
光電結合素子IGの発電エネルギーでは急速な充
電、および放電が不可能である。このため、
MOS FET Ｑが本質的に備える高速スイツチン
グ特性を充分に活かることができない。
入力容量は数100PF〜1000PFに至る場合があり、
光電結合素子IGの発電エネルギーでは急速な充
電、および放電が不可能である。このため、
MOS FET Ｑが本質的に備える高速スイツチン
グ特性を充分に活かることができない。
ところで、上記のゲート駆動回路はMOS
FETの持つ高速特性とゲート入力抵抗の大きい
ことを特徴として、各種の有用な応用が考えられ
て来ている。
FETの持つ高速特性とゲート入力抵抗の大きい
ことを特徴として、各種の有用な応用が考えられ
て来ている。
近年、パワーエレクトニクスの分野では、
PWN変調技術を応用した機器が多く開発されて
おり、小型化、無騒音化、および高効率化のた
め、PWN搬送周波数の高周波数化が進んでい
る。
PWN変調技術を応用した機器が多く開発されて
おり、小型化、無騒音化、および高効率化のた
め、PWN搬送周波数の高周波数化が進んでい
る。
そこで、電力用MOS FETは、この高周波化
への有力な素子として脚光を浴びており、積極的
に利用されて来ている。
への有力な素子として脚光を浴びており、積極的
に利用されて来ている。
一方、パワーエレクトロニクスの急速な発展
は、マイクロコンピユータ（MPU）や、デイジ
タルシグナルプロセツサ（DSP）を用いたデイ
ジタルソフトウエアサーボ方式が導入されつつあ
り、パワー出力系と、上記マイクロエレクトロニ
クスデバイス領域とは、耐雑音性等のために光学
的、あるいは磁気的に絶縁することが不可欠とな
つている。
は、マイクロコンピユータ（MPU）や、デイジ
タルシグナルプロセツサ（DSP）を用いたデイ
ジタルソフトウエアサーボ方式が導入されつつあ
り、パワー出力系と、上記マイクロエレクトロニ
クスデバイス領域とは、耐雑音性等のために光学
的、あるいは磁気的に絶縁することが不可欠とな
つている。
電力用MOS FETを用いたPWN波電力増幅回
路の場合も、そのゲート駆動回路は、入力信号の
コモンモードノイズの除去や、回路上、電位レベ
ルシフトの目的で絶縁の必要性が生じる場合が多
い。
路の場合も、そのゲート駆動回路は、入力信号の
コモンモードノイズの除去や、回路上、電位レベ
ルシフトの目的で絶縁の必要性が生じる場合が多
い。
最近、発光ダイオードを光エネルギーの供給源
として、光電発電素子アレイ（Photo Voltaic）
からの起電力を出力する光結合デバイス（以下、
これを光電結合素子と称する）が開発されてい
る。
として、光電発電素子アレイ（Photo Voltaic）
からの起電力を出力する光結合デバイス（以下、
これを光電結合素子と称する）が開発されてい
る。
この光電結合素子をMOS FETのゲート駆動
回路用に用いることは、別個にゲート用バイアス
電源を必要とせずに、しかも簡単に信号入力側
と、電力出力側との絶縁が可能であるため極めて
有効な手段となる。
回路用に用いることは、別個にゲート用バイアス
電源を必要とせずに、しかも簡単に信号入力側
と、電力出力側との絶縁が可能であるため極めて
有効な手段となる。
先の第３図に示す回路は、上記光電結合素子を
利用したMOS FETのゲート駆動回路の一例で
あるが、この回路では信号入力端子１ａ，１ｂ間
に印加された入力信号により光電結合素子IGの
構成要素である発光ダイオードLDを発光させ、
その光エネルギーにより、光学的に絶縁された他
方の構成要素である光電発電素子アレイPVに起
電力を発生させる。この起電力による出力電圧は
MOS FET ＱのゲートＧーソースＳ間に正バイ
アスとして加えられ、当該MOS FET Ｑを導通
状態にすることができ、出力端子２，３に接続す
る電源ESにより負荷Ｌにドレイン電流を供給す
る。
利用したMOS FETのゲート駆動回路の一例で
あるが、この回路では信号入力端子１ａ，１ｂ間
に印加された入力信号により光電結合素子IGの
構成要素である発光ダイオードLDを発光させ、
その光エネルギーにより、光学的に絶縁された他
方の構成要素である光電発電素子アレイPVに起
電力を発生させる。この起電力による出力電圧は
MOS FET ＱのゲートＧーソースＳ間に正バイ
アスとして加えられ、当該MOS FET Ｑを導通
状態にすることができ、出力端子２，３に接続す
る電源ESにより負荷Ｌにドレイン電流を供給す
る。
また、信号入力端子１ａ，１ｂへの信号入力を
零にすることにより、光電結合素子IGの光電発
電素子アレイPVの発電電圧がなくなるため、
MOS FET Ｑは遮断状態となつて負荷Ｌにはド
レイン電流が供給されなくなる。
零にすることにより、光電結合素子IGの光電発
電素子アレイPVの発電電圧がなくなるため、
MOS FET Ｑは遮断状態となつて負荷Ｌにはド
レイン電流が供給されなくなる。
［発明が解決しようとする問題点］
従来のMOS FETのゲート駆動回路は、上記
のように構成されているので、次のような問題点
がある。
のように構成されているので、次のような問題点
がある。
すなわち、光電結合素子IGにより、信号入力
側と電力系との絶縁を容易に行なうことができる
が、前記のPWN方式のように、高周波スイツチ
ング特性を必要とする場合には、電力用MOS
FETのゲート入力静電容量と、光電発電素子ア
レイPVからの発電エネルギー不足が生じる。
側と電力系との絶縁を容易に行なうことができる
が、前記のPWN方式のように、高周波スイツチ
ング特性を必要とする場合には、電力用MOS
FETのゲート入力静電容量と、光電発電素子ア
レイPVからの発電エネルギー不足が生じる。
すなわち、第３図に示す光電発電素子アレイ
PVから発生する発電エネルギーは、短絡電流に
した高々数μA程度のものである。このことは、
MOS FET Ｑのゲート入力静電容量である約
1000PFを充電するには数ｍｓ〜数10ｍｓの時間
を必要とすることになる。また、一旦、MOS
FET ＱのゲートＧ−ソースＳ間には充電した電
荷は、入力がなくなつた以降においては、ゲート
抵抗RGを通して放電が行なわれるのみであり、
充電時よりもさらに長時間の放電時間を必要とす
る等で高速スイツチングができないという問題点
があつた。
PVから発生する発電エネルギーは、短絡電流に
した高々数μA程度のものである。このことは、
MOS FET Ｑのゲート入力静電容量である約
1000PFを充電するには数ｍｓ〜数10ｍｓの時間
を必要とすることになる。また、一旦、MOS
FET ＱのゲートＧ−ソースＳ間には充電した電
荷は、入力がなくなつた以降においては、ゲート
抵抗RGを通して放電が行なわれるのみであり、
充電時よりもさらに長時間の放電時間を必要とす
る等で高速スイツチングができないという問題点
があつた。
［発明の目的］
この発明は、上記のような問題点を解消するた
めになされたもので、特別のゲート回路用バイア
ス電源を不要とし、しかも高速スイツチングが可
能なMOS FETのゲート駆動回路を提供するこ
とを目的とする。
めになされたもので、特別のゲート回路用バイア
ス電源を不要とし、しかも高速スイツチングが可
能なMOS FETのゲート駆動回路を提供するこ
とを目的とする。
［問題点を解決するための手段］
この発明ののMOS FETのゲート駆動回路は、
光電結合素子と、MOS FETのゲートに印加さ
れる電圧波形の立ち上がり、および立ち下がりを
補正して急峻にするような微分波形発生手段とを
備えている。
光電結合素子と、MOS FETのゲートに印加さ
れる電圧波形の立ち上がり、および立ち下がりを
補正して急峻にするような微分波形発生手段とを
備えている。
［作用］
この発明のMOS FETのゲート駆動回路にお
いては、光電結合素子により信号入力側と電力系
との間を光学的に絶縁し、かつ微分波形発生手段
により電圧波形の急峻な立ち上がり、および立ち
下がりが得られるように補正し、MOS FETの
高速スイツチングを可能とする。
いては、光電結合素子により信号入力側と電力系
との間を光学的に絶縁し、かつ微分波形発生手段
により電圧波形の急峻な立ち上がり、および立ち
下がりが得られるように補正し、MOS FETの
高速スイツチングを可能とする。
［実施例］
以下に、この発明の実施例を第１図および第２
図を参照して説明する。
図を参照して説明する。
第１図ａは、この発明の第１の実施例を示し、
図において、１は信号入力端子であり、この信号
入力端子１には、第２図ａに示すような“Ｈ”お
よび“Ｌ”のステツプ状の入力信号LSが印加さ
れる。そして信号入力端子１に印加された入力信
号ISの一部は、第１の増幅器A1の入力に加わつ
ており、その増幅器A1の出力に接続された光電
結合素子IGの入力側の発光ダイオードLDを駆動
して発光させる。
図において、１は信号入力端子であり、この信号
入力端子１には、第２図ａに示すような“Ｈ”お
よび“Ｌ”のステツプ状の入力信号LSが印加さ
れる。そして信号入力端子１に印加された入力信
号ISの一部は、第１の増幅器A1の入力に加わつ
ており、その増幅器A1の出力に接続された光電
結合素子IGの入力側の発光ダイオードLDを駆動
して発光させる。
発光ダイオードLDから発光した光エネルギー
は、入力側と光学的に絶縁された光電発電素子ア
レイPVを励起し、この光電発電素子アレイPVの
両端に起電力を生じさせる。
は、入力側と光学的に絶縁された光電発電素子ア
レイPVを励起し、この光電発電素子アレイPVの
両端に起電力を生じさせる。
この起電力はMOS FET Ｑの充分駆動可能な
電圧であり、結合トランスＴの二次巻線l2を介し
て接続されたMOS FET ＱのゲートＧ−ソース
Ｓ間に印加される。このため、MOS FET Ｑの
ゲート入力静電容量を充電し始め、ゲートＧーソ
ースＳ間の電圧は、第２図ｂのPVOで示すよう
ななだらかな立ち上がり状態の電圧波形となる。
電圧であり、結合トランスＴの二次巻線l2を介し
て接続されたMOS FET ＱのゲートＧ−ソース
Ｓ間に印加される。このため、MOS FET Ｑの
ゲート入力静電容量を充電し始め、ゲートＧーソ
ースＳ間の電圧は、第２図ｂのPVOで示すよう
ななだらかな立ち上がり状態の電圧波形となる。
上記のような電圧波形は、光電結合素子IGの
発電エネルギーが小さく、見かけ上内部振幅が大
きい状態であり、ゲート入力静電容量を充電する
のに長時間の充電時間を要することになる。
発電エネルギーが小さく、見かけ上内部振幅が大
きい状態であり、ゲート入力静電容量を充電する
のに長時間の充電時間を要することになる。
上記の充電時間は、光電発電素子アレイPVの
特性とMOS FET Ｑの特性とに大きく依存する
が、いずれにしても電圧波形の立ち上がりまでに
許容しかねる程の時間を必要とする。また、同様
に、入力信号ISが“Ｌ”の状態になつた時は、
MOS FET Ｑのゲート入力静電容量に蓄積され
た電荷が、光電発電素子アレイPVや、この光電
発電素子アレイPVに並列に接続されたダイオー
ドＤを通して放電するため、MOS FET Ｑの導
通状態が長く維持されてしまう。
特性とMOS FET Ｑの特性とに大きく依存する
が、いずれにしても電圧波形の立ち上がりまでに
許容しかねる程の時間を必要とする。また、同様
に、入力信号ISが“Ｌ”の状態になつた時は、
MOS FET Ｑのゲート入力静電容量に蓄積され
た電荷が、光電発電素子アレイPVや、この光電
発電素子アレイPVに並列に接続されたダイオー
ドＤを通して放電するため、MOS FET Ｑの導
通状態が長く維持されてしまう。
そこで、この発明では結合トランスの一次巻線
l1に接続された第２の増幅器A2と、信号入力端子
１との間に、電圧波形を補正するための微分波形
発生手段として、微分回路DFを介在させる。
l1に接続された第２の増幅器A2と、信号入力端子
１との間に、電圧波形を補正するための微分波形
発生手段として、微分回路DFを介在させる。
すなわち、入力信号ISの一部を微分回路DFに
導き、第２図ｃに示す微分波形TOを得て、 この波形TOを第２の増幅器A2に入力する。こ
の第２の増幅器A2はMOS FET Ｑのゲート入力
静電容量を急速に充電および放電する低出力イン
ピーダスを有するものである。
導き、第２図ｃに示す微分波形TOを得て、 この波形TOを第２の増幅器A2に入力する。こ
の第２の増幅器A2はMOS FET Ｑのゲート入力
静電容量を急速に充電および放電する低出力イン
ピーダスを有するものである。
上記増幅器A2の出力は、結合トランスＴの一
次巻線に接続されているので、その結合トランス
Ｔの二次巻線側に、第２図ｃに示すような正、負
に亘る微分波形TOの電圧を発生する。
次巻線に接続されているので、その結合トランス
Ｔの二次巻線側に、第２図ｃに示すような正、負
に亘る微分波形TOの電圧を発生する。
そこで、結合トランスＴの二次巻線l2の極性
を、第２図ｂに示す電圧波形PVOと同方向にな
るように接続することにより、当該電圧波形
PVOと微分波形TOとの合成波形、すなわち、第
２図ｄに示すような電圧波形GWが、MOS FET
ＱのゲートＧ−ソースＳ間に印加されることにな
る。
を、第２図ｂに示す電圧波形PVOと同方向にな
るように接続することにより、当該電圧波形
PVOと微分波形TOとの合成波形、すなわち、第
２図ｄに示すような電圧波形GWが、MOS FET
ＱのゲートＧ−ソースＳ間に印加されることにな
る。
なお、第１図におけるダイオードＤは、電圧波
形PVOが未だ完全に立ち上がらない過渡期間中
に、MOS FET ＱのゲートＧーソースＳ間に、
急速に結合トランスＴの二次巻線l2からの電圧が
供給されるように、バイパスダイオードとして設
けたものである。
形PVOが未だ完全に立ち上がらない過渡期間中
に、MOS FET ＱのゲートＧーソースＳ間に、
急速に結合トランスＴの二次巻線l2からの電圧が
供給されるように、バイパスダイオードとして設
けたものである。
上記のようにして、電圧波形PVOの立ち上が
り時期を結合トランスＴからの微分波形TOによ
り補正してMOS FET Ｑのゲート入力静電容量
を急速に充電し、その後は、光電結合素子IGか
らの電圧で所定の電位を保持するようにする。
り時期を結合トランスＴからの微分波形TOによ
り補正してMOS FET Ｑのゲート入力静電容量
を急速に充電し、その後は、光電結合素子IGか
らの電圧で所定の電位を保持するようにする。
次に、第２図ａに示す入力信号ISが無くなつた
場合の動作について説明する。
場合の動作について説明する。
すなわち、入力端子１への入力信号ISが“Ｈ”
から“Ｌ”にステツプ状に変化したとすると、光
電発電素子PVの発電エネルギーは瞬時に消滅す
ると考察される。かかる時点で、消滅と同時に結
合トランスＴの二次側巻線l2には、第２図ｃの負
極性の微分波形TOが発生し、MOS FET Ｑの
ゲートＧに、すでに蓄積されている電荷による電
位とが同一方向となり、約２倍の電位差が生じる
ことになる。この状態では、光電発電素子PVの
しきい値の約２倍の電圧が当該光電発電素子PV
の両端に生じることになり、瞬時に結合トランス
Ｔの二次巻線l2および光電発電素子PVを介して
MOS FET Ｑの電荷を放電することになる。
から“Ｌ”にステツプ状に変化したとすると、光
電発電素子PVの発電エネルギーは瞬時に消滅す
ると考察される。かかる時点で、消滅と同時に結
合トランスＴの二次側巻線l2には、第２図ｃの負
極性の微分波形TOが発生し、MOS FET Ｑの
ゲートＧに、すでに蓄積されている電荷による電
位とが同一方向となり、約２倍の電位差が生じる
ことになる。この状態では、光電発電素子PVの
しきい値の約２倍の電圧が当該光電発電素子PV
の両端に生じることになり、瞬時に結合トランス
Ｔの二次巻線l2および光電発電素子PVを介して
MOS FET Ｑの電荷を放電することになる。
上記の放電電流が結合トランスＴの二次巻線l2
に流れることにより、結合トランスＴの一次巻線
l1に誘導結合され、そのエネルギーは第２の増幅
器A2のシンク電流して流れ、当該増幅器A2内で
消滅することになる。
に流れることにより、結合トランスＴの一次巻線
l1に誘導結合され、そのエネルギーは第２の増幅
器A2のシンク電流して流れ、当該増幅器A2内で
消滅することになる。
上記のように、この発明の第１の実施例では光
電結合素子IGの発電エネルギー、すなわち発生
起電力としての電圧波形PVOと、微分回路から
の微分波形TOとを合成して合成電圧波形GWと
し、MOS FET Ｑのゲート入力電圧をその波形
が急峻になるように補正することにより、当該
MOS FET ＱのドレインＤのドレイン電流、す
なわち出力端子２，３間に接続された負荷Ｌの電
流IL（第２図ｅ参照）を高速にスイツチングさせ
ることができる。
電結合素子IGの発電エネルギー、すなわち発生
起電力としての電圧波形PVOと、微分回路から
の微分波形TOとを合成して合成電圧波形GWと
し、MOS FET Ｑのゲート入力電圧をその波形
が急峻になるように補正することにより、当該
MOS FET ＱのドレインＤのドレイン電流、す
なわち出力端子２，３間に接続された負荷Ｌの電
流IL（第２図ｅ参照）を高速にスイツチングさせ
ることができる。
次に、この発明の第２の実施例を第２図ｂに示
す。
す。
なお、図中、第１の実施例と同一構成部分には
同一符号が付してある。
同一符号が付してある。
この実施例では、入力信号ISの入力される増幅
器Ａを１個とし、その増幅器Ａからの出力は抵抗
r1を介して結合トランスＴの一次巻線l1に接続す
るとともに、抵抗r2を介して光電結合素子IGの入
力側の発光ダイオードLDに接続してある。
器Ａを１個とし、その増幅器Ａからの出力は抵抗
r1を介して結合トランスＴの一次巻線l1に接続す
るとともに、抵抗r2を介して光電結合素子IGの入
力側の発光ダイオードLDに接続してある。
なお、この実施例で結合トランスＴとして微分
特性を備えたものが使用される。
特性を備えたものが使用される。
上記第２の実施例においても、結合トランスＴ
に二次巻線l2に、第２図ｃに示すような微分波形
TOが発生し、この微分波形TOと光電結合素子
IGの光電発電素子PVの起電力である電圧波形
PVOとの合成波形GWが、MOS FET Ｑのゲー
トＧに印加されることになり、出力端子２，３間
に接続された負荷Ｌの電流ILを高速にスイツチ
ングすることができる。
に二次巻線l2に、第２図ｃに示すような微分波形
TOが発生し、この微分波形TOと光電結合素子
IGの光電発電素子PVの起電力である電圧波形
PVOとの合成波形GWが、MOS FET Ｑのゲー
トＧに印加されることになり、出力端子２，３間
に接続された負荷Ｌの電流ILを高速にスイツチ
ングすることができる。
第１図ｃは、この発明の第３の実施例であり、
光電結合素子IGへの入力を結合トランスＴの一
次巻線l1を通して行なうようにしたものである。
光電結合素子IGへの入力を結合トランスＴの一
次巻線l1を通して行なうようにしたものである。
すなわち、入力端子１に接続された増幅器Ａの
出力は、すべて、微分特性を有する結合トランス
Ｔの一次巻線l1の一方に接続され、また、結合ト
ランスＴの一次巻線l1の他方は、光電結合素子IG
の入力側の発光ダイオードLDおよび電流制限用
抵抗r3と、逆方向バイパスダイオードSDおよび
電流制限用抵抗r4との並列回路に接続されてい
る。
出力は、すべて、微分特性を有する結合トランス
Ｔの一次巻線l1の一方に接続され、また、結合ト
ランスＴの一次巻線l1の他方は、光電結合素子IG
の入力側の発光ダイオードLDおよび電流制限用
抵抗r3と、逆方向バイパスダイオードSDおよび
電流制限用抵抗r4との並列回路に接続されてい
る。
上記第３の実施例においては、入力信号ISが
“Ｌ”状態になつた時に、結合トラスＴの一次巻
線l1に流れる逆電流を逆方向バイパスダイオード
SDに流すようにしたもので、他は上記実施例と
同様に、MOS FET ＱのゲートＧに合成波形
GWが印加され、負荷Ｌの電流ILを高速にスイツ
チングするものである。
“Ｌ”状態になつた時に、結合トラスＴの一次巻
線l1に流れる逆電流を逆方向バイパスダイオード
SDに流すようにしたもので、他は上記実施例と
同様に、MOS FET ＱのゲートＧに合成波形
GWが印加され、負荷Ｌの電流ILを高速にスイツ
チングするものである。
［発明の効果］
以上のように、この発明によれば上記のように
構成したので、特別にゲート駆動用のバイアス電
源を不要とし、しかもMOS FETの高速スイツ
チングが可能となる。特に、例えばブリツジ型モ
ータドライブ回路のMOS FETのゲート駆動回
路として用いれば、小型化、信頼性の向上、効率
の向上が顕著となる。また、交流電動機可変速制
御用インバータに用いる電力用駆動回路では、高
速性とともに、直流伝送特性も必要とするの考え
られるが、このような場合でも適用可能である
等、優れた効果がある。
構成したので、特別にゲート駆動用のバイアス電
源を不要とし、しかもMOS FETの高速スイツ
チングが可能となる。特に、例えばブリツジ型モ
ータドライブ回路のMOS FETのゲート駆動回
路として用いれば、小型化、信頼性の向上、効率
の向上が顕著となる。また、交流電動機可変速制
御用インバータに用いる電力用駆動回路では、高
速性とともに、直流伝送特性も必要とするの考え
られるが、このような場合でも適用可能である
等、優れた効果がある。
第１図は、この発明のMOS FETのゲート駆
動回路を示し、同図ａは第１の実施例、同図ｂは
第２の実施例、同図ｃは第３の実施例であり、第
２図ａないしｅは、上記MOS FETのゲート駆
動回路における信号波形図、第３図は、従来の
MOS FETのゲート駆動回路の一例を示す回路
図である。 Ｑ……MOS FET、IG……光電結合素子、LD
……発光ダイオード、PV……光電発電結合素子
アレイ、DF……微分回路、Ｔ……結合トランス、
Ａ……増幅器、Ｌ……負荷、ES……電源、１…
…信号入力端子、２，３……出力端子。
動回路を示し、同図ａは第１の実施例、同図ｂは
第２の実施例、同図ｃは第３の実施例であり、第
２図ａないしｅは、上記MOS FETのゲート駆
動回路における信号波形図、第３図は、従来の
MOS FETのゲート駆動回路の一例を示す回路
図である。 Ｑ……MOS FET、IG……光電結合素子、LD
……発光ダイオード、PV……光電発電結合素子
アレイ、DF……微分回路、Ｔ……結合トランス、
Ａ……増幅器、Ｌ……負荷、ES……電源、１…
…信号入力端子、２，３……出力端子。
Claims (1)
- 【特許請求の範囲】 １ 入力信号を光電結合素子の入力側に入力し、
その光電結合素子の出力側に発生した起電力を結
合トランスの二次巻線を介してMOS FETのゲ
ートに印加し、前記結合トランスの一次巻線は増
幅器を介して入力信号端子に接続されるととも
に、前記MOS FETのゲートに印加される電圧
波形の立ち上がり、および立ち下がりを急峻にす
るように電圧波形を補正する微分波形発生手段を
備えたことを特徴とするMOS FETのゲート駆
動回路。 ２ 前記微分波形発生手段は、前記増幅器と前記
入力信号端子との間に挿入した微分回路であるこ
とを特徴とする特許請求の範囲第１項記載の
MOS FETのゲート駆動回路。 ３ 前記微分波形発生手段は、前記結合トランス
を微分トランスとして使用し、所定の微分波形を
発生させるようにしたことを特徴とする特許請求
の範囲第１項記載のMOS FETのゲート駆動回
路。 ４ 前記光電結合素子への入力を、前記結合トラ
ンスの一次側を介して行なうようにしたことを特
徴とする特許請求の範囲第１項記載のMOS
FETのゲート駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62200788A JPS6444620A (en) | 1987-08-13 | 1987-08-13 | Mos fet gate driving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62200788A JPS6444620A (en) | 1987-08-13 | 1987-08-13 | Mos fet gate driving circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6444620A JPS6444620A (en) | 1989-02-17 |
| JPH0534854B2 true JPH0534854B2 (ja) | 1993-05-25 |
Family
ID=16430201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62200788A Granted JPS6444620A (en) | 1987-08-13 | 1987-08-13 | Mos fet gate driving circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6444620A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008193557A (ja) * | 2007-02-07 | 2008-08-21 | Fuji Electric Systems Co Ltd | パルス伝送回路 |
| CN105391276B (zh) * | 2015-12-21 | 2018-01-30 | 哈尔滨工业大学 | 高温碳化硅mosfet驱动电路 |
| CN112630575B (zh) * | 2020-12-25 | 2022-03-01 | 浙江大学 | 大容量功率半导体模块铝绑定线电爆炸测试系统及方法 |
-
1987
- 1987-08-13 JP JP62200788A patent/JPS6444620A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6444620A (en) | 1989-02-17 |
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Legal Events
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