JPH0534830B2 - - Google Patents
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- JPH0534830B2 JPH0534830B2 JP58160333A JP16033383A JPH0534830B2 JP H0534830 B2 JPH0534830 B2 JP H0534830B2 JP 58160333 A JP58160333 A JP 58160333A JP 16033383 A JP16033383 A JP 16033383A JP H0534830 B2 JPH0534830 B2 JP H0534830B2
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体技術、特に、高密度実装技術
に関し、たとえば、１枚の配線基板に複数のペレ
ツト（チツプ）を実装するいわゆるマルチチツプ
技術に使用して有効な技術に関する。
に関し、たとえば、１枚の配線基板に複数のペレ
ツト（チツプ）を実装するいわゆるマルチチツプ
技術に使用して有効な技術に関する。
［背景技術］
半導体装置において、実装密度を上げる技術と
して、１枚の配線基板に複数のペレツトを実装す
ることが考えられるが、このように技術によれば
放熱が問題化すると考えられる。
して、１枚の配線基板に複数のペレツトを実装す
ることが考えられるが、このように技術によれば
放熱が問題化すると考えられる。
放熱対策を講じたマルチチツプ型半導体装置と
して、複数のペレツトが配線基板上にフエイスダ
ウンボンデンイング法（後述参照）により実装さ
れるとともに、基板上に被せられたキヤツプによ
り気密封止され、各ペレツトにはヒートシンクが
スプリングにより熱的に接触され、このヒートシ
ンクにより放熱されるように構成されているもの
が考えられる。しかし、このような放熱性を向上
させても複数のペレツトを十分放熱せしめるだけ
の放熱性が得られない。
して、複数のペレツトが配線基板上にフエイスダ
ウンボンデンイング法（後述参照）により実装さ
れるとともに、基板上に被せられたキヤツプによ
り気密封止され、各ペレツトにはヒートシンクが
スプリングにより熱的に接触され、このヒートシ
ンクにより放熱されるように構成されているもの
が考えられる。しかし、このような放熱性を向上
させても複数のペレツトを十分放熱せしめるだけ
の放熱性が得られない。
また、かかる半導体装置においては、構造が複
雑になつたり、ペレツトと配線基板との膨張率が
異なり、耐久性が低いという問題があることが、
本発明者によつて明らかにされた。
雑になつたり、ペレツトと配線基板との膨張率が
異なり、耐久性が低いという問題があることが、
本発明者によつて明らかにされた。
［発明の目的］
本発明の目的は、構造簡単で、耐久性が良い放
熱構造を有する高密度実装可能な半導体技術を提
供することにある。
熱構造を有する高密度実装可能な半導体技術を提
供することにある。
本発明の前記ならびにその他の目的と新規な特
徴は、本明細書の記述および添付図面から明らか
になるであろう。
徴は、本明細書の記述および添付図面から明らか
になるであろう。
［発明の概要］
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、次の通りである。
のの概要を簡単に説明すれば、次の通りである。
すなわち、熱伝導性が良い電気的材料で、かつ
熱膨張係数がシリコンのそれとほぼ等しい材料か
らなる配線基板を形成する工程と、熱伝導性が良
い電気的材料で、かつ熱膨張係数がシリコンのそ
れとほぼ等しい材料からなるペレツト実装基板を
複数個形成する工程と、前記各ペレツト実装基板
上に複数のペレツトをフエイスダウンボンデイン
グ法により実装する工程と、前記各ペレツト実装
基板の下面の前記ペレツトに対応する位置に前記
ペレツトのインピーダンス整合をとるために複数
のコンデンサを形成する工程と、前記ペレツト実
装基板の下面の周辺部に前記配線基板上のボンデ
イングパツドに対応するように複数のボンデイン
グパツドを形成する工程と、前記ペレツト実装基
板ごとに、これに実装された複数のペレツトから
なる所定の電子回路に関する検査を実施する工程
と、前記検査の結果に応じて、前記コンデサによ
り前記ペレツトのインピーダンス整合をとる工程
と、前記検査の実施後、前記配線基板上の所定の
位置に前記複数のペレツト実装基板をフエイスダ
ウンボンデイング法により実装する工程とを有す
る半導体装置の製造方法とすることにより、高密
度実装と放熱と耐久性とを同時に確保すると共
に、ペレツトのインピーダンス整合をきわめて簡
単かつ迅速にとるようにしたものである。
熱膨張係数がシリコンのそれとほぼ等しい材料か
らなる配線基板を形成する工程と、熱伝導性が良
い電気的材料で、かつ熱膨張係数がシリコンのそ
れとほぼ等しい材料からなるペレツト実装基板を
複数個形成する工程と、前記各ペレツト実装基板
上に複数のペレツトをフエイスダウンボンデイン
グ法により実装する工程と、前記各ペレツト実装
基板の下面の前記ペレツトに対応する位置に前記
ペレツトのインピーダンス整合をとるために複数
のコンデンサを形成する工程と、前記ペレツト実
装基板の下面の周辺部に前記配線基板上のボンデ
イングパツドに対応するように複数のボンデイン
グパツドを形成する工程と、前記ペレツト実装基
板ごとに、これに実装された複数のペレツトから
なる所定の電子回路に関する検査を実施する工程
と、前記検査の結果に応じて、前記コンデサによ
り前記ペレツトのインピーダンス整合をとる工程
と、前記検査の実施後、前記配線基板上の所定の
位置に前記複数のペレツト実装基板をフエイスダ
ウンボンデイング法により実装する工程とを有す
る半導体装置の製造方法とすることにより、高密
度実装と放熱と耐久性とを同時に確保すると共
に、ペレツトのインピーダンス整合をきわめて簡
単かつ迅速にとるようにしたものである。
実施例 １
第１図は本発明の一実施例である半導体装置を
示す斜視図、第２図はサブボードの底面図であ
る。
示す斜視図、第２図はサブボードの底面図であ
る。
本実施例において、この半導体装置は、配線基
板としてのマザーボード１と、ペレツト実装基板
としての複数（図示例では２個）のサブボード２
とを備えている。これらボード１および２は、熱
伝導性が良い電気的絶縁材料としての炭化けい素
（SiC）を主成分とする材料からなる電気絶縁用
基板（たとえば、特開昭56−66086号および特開
昭57−2591号公報参照。）を用いて構成されてお
り、その熱膨張係数は、後記するペレツトの構成
材料であるシリコン（Si）のそれとほぼ等しく設
定されている。
板としてのマザーボード１と、ペレツト実装基板
としての複数（図示例では２個）のサブボード２
とを備えている。これらボード１および２は、熱
伝導性が良い電気的絶縁材料としての炭化けい素
（SiC）を主成分とする材料からなる電気絶縁用
基板（たとえば、特開昭56−66086号および特開
昭57−2591号公報参照。）を用いて構成されてお
り、その熱膨張係数は、後記するペレツトの構成
材料であるシリコン（Si）のそれとほぼ等しく設
定されている。
マザーボード１には周辺部に多数本のアキシヤ
ルピン３が下向きに突設され、このピン３はマザ
ーボード内の多層配線（図示せず）に電気的に接
続されている。この多層配線は他方において、マ
ザーボード１上面における２つの領域に形成され
た多数のボンデイングパツド４に電気的に接続さ
れている。このパツド４群は２つの領域におい
て、ほぼ正方形の外形線上に規則的に配列され、
各パツド４上にははんだバンプ（図示省略）が穿
設される。
ルピン３が下向きに突設され、このピン３はマザ
ーボード内の多層配線（図示せず）に電気的に接
続されている。この多層配線は他方において、マ
ザーボード１上面における２つの領域に形成され
た多数のボンデイングパツド４に電気的に接続さ
れている。このパツド４群は２つの領域におい
て、ほぼ正方形の外形線上に規則的に配列され、
各パツド４上にははんだバンプ（図示省略）が穿
設される。
サブボード２の上面には、複数（図示例では４
個）のペレツト５がフエイスダウンボンデイング
法により機械的かつ電気的に接続されて実装され
ている。すなわち、ペレツト５はサブボード２の
所定位置に、適当な合わせ手段によつてサブボー
ド２におけるボンデイングパツド上のはんだバン
プ（図示省略）とペレツト５におけるボンデイン
グパツド上のはんだアバンプ（図示省略）との相
互を整合された後、加熱炉、はんだ槽等からなる
適当な加熱手段によつて多点のバンプ相互を同時
に溶融一体化されてほぼ円柱形状の接続はんだ６
を形成することにより、実装されている。
個）のペレツト５がフエイスダウンボンデイング
法により機械的かつ電気的に接続されて実装され
ている。すなわち、ペレツト５はサブボード２の
所定位置に、適当な合わせ手段によつてサブボー
ド２におけるボンデイングパツド上のはんだバン
プ（図示省略）とペレツト５におけるボンデイン
グパツド上のはんだアバンプ（図示省略）との相
互を整合された後、加熱炉、はんだ槽等からなる
適当な加熱手段によつて多点のバンプ相互を同時
に溶融一体化されてほぼ円柱形状の接続はんだ６
を形成することにより、実装されている。
ペレツト５のそれぞれは、記憶機能や論理機能
等を発揮するように回路構成され、複数のペレツ
ト５により所望の総合機能が発揮されるように適
当な設計されている。
等を発揮するように回路構成され、複数のペレツ
ト５により所望の総合機能が発揮されるように適
当な設計されている。
サブボード２の上面には、論理機能補修用のパ
ツド７が各ペレツト５の周囲に多数個形成され、
このパツド７は所望の論理機能が得られない場合
における回路変更に必要に応じて使用される。
ツド７が各ペレツト５の周囲に多数個形成され、
このパツド７は所望の論理機能が得られない場合
における回路変更に必要に応じて使用される。
サブボード２の下面には、多数のコンデンサ８
が成膜されており、このコンデンサ８はペレツト
５におけるインピーダンス整合をとるために必要
に応じて使用される。
が成膜されており、このコンデンサ８はペレツト
５におけるインピーダンス整合をとるために必要
に応じて使用される。
サブボード２の下面における周辺部には、複数
のボンデイングパツド９がマザーボード１におけ
る相手方パツド４に対応するように配設されてお
り、各ポツド９上にはほぼ切欠球形状のバンブ１
０が突設されている。各ボンデイングパツド９は
サブボード２内に形成された多層配線（図示せ
ず）を介しサブボード上面の接続はんだ６に電気
的に接続され、これにりより各ペレツト５に連絡
されている。
のボンデイングパツド９がマザーボード１におけ
る相手方パツド４に対応するように配設されてお
り、各ポツド９上にはほぼ切欠球形状のバンブ１
０が突設されている。各ボンデイングパツド９は
サブボード２内に形成された多層配線（図示せ
ず）を介しサブボード上面の接続はんだ６に電気
的に接続され、これにりより各ペレツト５に連絡
されている。
サブボード２ごとに、これに実装された複数の
ペレツト５からなる所定の電子回路に関する導通
テスト、特性テスト等の各種検査がそれぞれ実施
され、その結果に応じて選別や論理可能の補修作
業およびインピーダンス整合が実施される。
ペレツト５からなる所定の電子回路に関する導通
テスト、特性テスト等の各種検査がそれぞれ実施
され、その結果に応じて選別や論理可能の補修作
業およびインピーダンス整合が実施される。
このような、サブボード単位に選別検査が実施
されることにより、作業能率が向上され、不良や
補修個所等に関する解析をきわめて簡単かつ迅速
に実行することができることになる。
されることにより、作業能率が向上され、不良や
補修個所等に関する解析をきわめて簡単かつ迅速
に実行することができることになる。
選別検査が終了したサブボード２はマザーボー
ド１上の所定位置にフエイスダウンボンデイング
法により機械的かつ電気的にも接続されてそれぞ
れ実装される。すなわち、サブボード２はマザー
ボード１上の所定の位置に、適当な位置合わせ手
段によつて相互のはんだバンプを整合された後、
加熱炉、はんだ槽等からなる適当な加熱手段によ
つて多点のバンプ相互を同時に溶融一体化されて
ほぼ円柱形状の接続はんだ１１を形成されること
により、実装される。
ド１上の所定位置にフエイスダウンボンデイング
法により機械的かつ電気的にも接続されてそれぞ
れ実装される。すなわち、サブボード２はマザー
ボード１上の所定の位置に、適当な位置合わせ手
段によつて相互のはんだバンプを整合された後、
加熱炉、はんだ槽等からなる適当な加熱手段によ
つて多点のバンプ相互を同時に溶融一体化されて
ほぼ円柱形状の接続はんだ１１を形成されること
により、実装される。
これにより、マザーボード１のアキシヤルピン
３とペレツト５の回路とは、マザーボード１の配
線、マザーおよびサブボード間の接続はんだ１
１、サブボード２の配線、サブボードおよびペレ
ツト間の接続はんだ６を介して出入力可能に連絡
されることになる。
３とペレツト５の回路とは、マザーボード１の配
線、マザーおよびサブボード間の接続はんだ１
１、サブボード２の配線、サブボードおよびペレ
ツト間の接続はんだ６を介して出入力可能に連絡
されることになる。
次に作用する。
マザーボード１におけるアキシヤルピン３から
各ペレツト５に信号が出入力されることにより、
各ペレツト５の回路は共同してまたは独立して論
理機能、記憶機能等の所期の機能を発揮すること
になる。
各ペレツト５に信号が出入力されることにより、
各ペレツト５の回路は共同してまたは独立して論
理機能、記憶機能等の所期の機能を発揮すること
になる。
かかる稼動に伴う各ペレツト５における発熱
は、熱伝導により接続はんだ６を介し、または輻
射熱によりこれを介さずにサブボード２に伝播さ
れる。
は、熱伝導により接続はんだ６を介し、または輻
射熱によりこれを介さずにサブボード２に伝播さ
れる。
このサブボード２は熱伝導性が良好であるた
め、熱はサブボード内を速やかに拡散して表面か
ら放出されるとともに、マザーボード１に熱伝導
により接続はんだ１１を介し、または輻射熱によ
りこれを介さずに伝達される。同様に、マザーボ
ード１も熱伝導性が良好であるため、熱はその内
部を速やかに拡散して表面から放出される。
め、熱はサブボード内を速やかに拡散して表面か
ら放出されるとともに、マザーボード１に熱伝導
により接続はんだ１１を介し、または輻射熱によ
りこれを介さずに伝達される。同様に、マザーボ
ード１も熱伝導性が良好であるため、熱はその内
部を速やかに拡散して表面から放出される。
このように、熱の伝播が良く、放熱面積が広く
得られるため、装置全体における放熱性能がきわ
めて高くなる。したがつて、ペレツト５を高密度
に実装することが許容される。
得られるため、装置全体における放熱性能がきわ
めて高くなる。したがつて、ペレツト５を高密度
に実装することが許容される。
また、ペレツトにヒートシンクをスプリングで
強制的に押接させれることにより放熱のための熱
伝播を確保する構造ではなく、ペレツト５をサブ
ボード２に実装することにより熱伝播を確保する
構造であるため、構造簡単であり、かつ、ヒート
シンクの押接力によりペレツトが破損される等の
事故の危険も全くなく、高い耐久性が得られる。
強制的に押接させれることにより放熱のための熱
伝播を確保する構造ではなく、ペレツト５をサブ
ボード２に実装することにより熱伝播を確保する
構造であるため、構造簡単であり、かつ、ヒート
シンクの押接力によりペレツトが破損される等の
事故の危険も全くなく、高い耐久性が得られる。
さらに、ペレツトがフエイスダウンボンデイン
グされているため、発熱面であるペレツト上の回
路形成面がヒートシンクであるサブボード２に熱
的に直接臨み、各ペレツト間の熱伝播が互いにほ
ぼ等しく制御されることになり、各ペレツト間の
熱抵抗のばらつきが抑制される。
グされているため、発熱面であるペレツト上の回
路形成面がヒートシンクであるサブボード２に熱
的に直接臨み、各ペレツト間の熱伝播が互いにほ
ぼ等しく制御されることになり、各ペレツト間の
熱抵抗のばらつきが抑制される。
前記SiCを主成分とする材料から作られたサブ
ボード２においては、その熱膨張係数がペレツト
５のシリコン基板のそれとほぼ同一であるため、
熱膨張差による機械的歪の発生が抑制されること
になる。かかる歪発生の抑制により、ペレツト５
とサブボード２との接続はんだ６が所期の状態を
維持することになるため、優れた耐久性が得られ
ることになる。
ボード２においては、その熱膨張係数がペレツト
５のシリコン基板のそれとほぼ同一であるため、
熱膨張差による機械的歪の発生が抑制されること
になる。かかる歪発生の抑制により、ペレツト５
とサブボード２との接続はんだ６が所期の状態を
維持することになるため、優れた耐久性が得られ
ることになる。
実施例 ２
第３図は本発明の他の実施例である半導体装置
を示す斜視図である。
を示す斜視図である。
本実施例が前記実施例と異なる点は、サブボー
ド２がマザーボード１上に、接着剤による接着や
はんだ付け等による溶着等の適当な手段により機
械的にボンデイングされるとともに、サブボード
２上面の周辺部に形成されたボンデイングパツド
９Ａと、マザーボード１上面におけるサブボード
２の周囲に形成されたボンデイングパツド４Ａと
がボンデイングワイヤ１１Ａにより電気的に接続
された点である。
ド２がマザーボード１上に、接着剤による接着や
はんだ付け等による溶着等の適当な手段により機
械的にボンデイングされるとともに、サブボード
２上面の周辺部に形成されたボンデイングパツド
９Ａと、マザーボード１上面におけるサブボード
２の周囲に形成されたボンデイングパツド４Ａと
がボンデイングワイヤ１１Ａにより電気的に接続
された点である。
本実施例においては、サブボード２の熱は熱伝
導によりマザーボード１にきわめて速やかに伝播
される。
導によりマザーボード１にきわめて速やかに伝播
される。
［効果］
(1) 熱伝導性が良い電気的材料からなるペレツト
実装基板上に複数のシリコンペレツトを実装
し、このペレツト実装基板を複数、熱伝導性が
良い電気的材料からなる配線基板上に実装する
階層構造とすることにより、高密度実装が可能
になるとともに、放熱面積が広がるため、高い
放射性能が得られる。
実装基板上に複数のシリコンペレツトを実装
し、このペレツト実装基板を複数、熱伝導性が
良い電気的材料からなる配線基板上に実装する
階層構造とすることにより、高密度実装が可能
になるとともに、放熱面積が広がるため、高い
放射性能が得られる。
(2) ペレツトを実装基板にフエイスダウンボンデ
イング法を用いて実装することにより、ペレツ
トを基板に機械的かつ電気的に接続することが
できるため、階層構造とあいまつて構造が簡略
化でき、かつ放熱性能が一層高くなる。
イング法を用いて実装することにより、ペレツ
トを基板に機械的かつ電気的に接続することが
できるため、階層構造とあいまつて構造が簡略
化でき、かつ放熱性能が一層高くなる。
(3) ペレツト実装基板に論理機能補修用パツドと
コンデンサを設けることにより、論理機能の補
修およびインピーダンスの整合が実施できるた
め、多機能および高性能を有する半導体装置が
得られ、たとえば、ワンパツケージ型のコンピ
ユータを作り出すことができる。
コンデンサを設けることにより、論理機能の補
修およびインピーダンスの整合が実施できるた
め、多機能および高性能を有する半導体装置が
得られ、たとえば、ワンパツケージ型のコンピ
ユータを作り出すことができる。
(4) ペレツト実装基板および配線基板を熱膨張係
数がシリコンのそれとほぼ等しい材料を用いて
形成することにより、ペレツトとの間の熱膨張
差による機械的歪が抑制できるため、ペレツト
と基板とが所期の実装状態を永く維持すること
になる。
数がシリコンのそれとほぼ等しい材料を用いて
形成することにより、ペレツトとの間の熱膨張
差による機械的歪が抑制できるため、ペレツト
と基板とが所期の実装状態を永く維持すること
になる。
以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨は逸脱しな
い範囲で種々変更可能であることはいうもまでな
い。
基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨は逸脱しな
い範囲で種々変更可能であることはいうもまでな
い。
たとえば、ペレツトの実装手段はフエイスダウ
ンボデイング法に限らず、ワイヤボンデイング法
等を使用してもよい。
ンボデイング法に限らず、ワイヤボンデイング法
等を使用してもよい。
階層構造は３層に限らず、４層以上に構成して
もよい。
もよい。
［利用分野］
以上の説明では主として本発明者によつてなさ
れた発明をその背景となつた利用分野である論理
機能および記憶機能を備えた半導体装置に適用し
た場合について説明したが、それに限定されるも
のではなく、たとえば、大容量の記憶機能を備え
た半導体装置等にも適用できる。
れた発明をその背景となつた利用分野である論理
機能および記憶機能を備えた半導体装置に適用し
た場合について説明したが、それに限定されるも
のではなく、たとえば、大容量の記憶機能を備え
た半導体装置等にも適用できる。
第１図は本発明の一実施例を示す斜視図、第２
図はその要部を示す底面図、第３図は本発明の他
の実施例を示す斜視図である。 １……マザーボード（配線基板）、２……サブ
ボード（実装基板）、３……アキシヤルピン、４，
４Ａ，９，９Ａ……ボンデイングパツド、５……
ペレツト、６……接続はんだ、７……論理機能補
修用パツド、８……コンデンサ、１０……バン
プ、１１……接続はんだ、１１Ａ……ボンデイン
グワイヤ。
図はその要部を示す底面図、第３図は本発明の他
の実施例を示す斜視図である。 １……マザーボード（配線基板）、２……サブ
ボード（実装基板）、３……アキシヤルピン、４，
４Ａ，９，９Ａ……ボンデイングパツド、５……
ペレツト、６……接続はんだ、７……論理機能補
修用パツド、８……コンデンサ、１０……バン
プ、１１……接続はんだ、１１Ａ……ボンデイン
グワイヤ。
Claims (1)
- 【特許請求の範囲】 １ 熱伝導性が良い電気的材料で、かつ熱膨張係
数がシリコンのそれとほぼ等しい材料からなる配
線基板を形成する工程と、 熱伝導性が良い電気的材料で、かつ熱膨張係数
がシリコンのそれとほぼ等しい材料からなるペレ
ツト実装基板を複数個形成する工程と、 前記各ペレツト実装基板上に複数のペレツトを
フエイスダウンボンデイング法により実装する工
程と、 前記各ペレツト実装基板の下面の前記ペレツト
に対応する位置に前記ペレツトのインピーダンス
整合をとるための複数のコンデンサを形成する工
程と、 前記ペレツト実装基板の下面の周辺部に前記配
線基板上のボンデイングパツドに対応するように
複数のボンデイングパツドを形成する工程と、 前記ペレツト実装基板ごとに、これに実装され
た複数のペレツトからなる所定の電子回路に関す
る検査を実施する工程と、 前記検査の結果に応じて、前記コンデサにより
前記ペレツトのインピーダンス整合をとる工程
と、 前記検査の実施後、前記配線基板上の所定の位
置に前記複数のペレツト実装基板をフエイスダウ
ンボンデイング法により実装する工程と を有することを特徴とする半導体装置の製造方
法。 ２ 前記各ペレツト実装基板上に論理機能補修用
のパツドを形成する工程を有することを特徴とす
る特許請求の範囲第１項記載の半導体装置の製造
方法。 ３ 前記配線基板および前記ペレツト実装基板を
SiCを主成分とする材料により形成することを特
徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16033383A JPS6053035A (ja) | 1983-09-02 | 1983-09-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16033383A JPS6053035A (ja) | 1983-09-02 | 1983-09-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6053035A JPS6053035A (ja) | 1985-03-26 |
| JPH0534830B2 true JPH0534830B2 (ja) | 1993-05-25 |
Family
ID=15712698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16033383A Granted JPS6053035A (ja) | 1983-09-02 | 1983-09-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6053035A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62260352A (ja) * | 1986-05-06 | 1987-11-12 | Mitsubishi Electric Corp | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5178176A (ja) * | 1974-12-20 | 1976-07-07 | Ibm | |
| JPS5687395A (en) * | 1979-12-18 | 1981-07-15 | Fujitsu Ltd | Semiconductor device |
-
1983
- 1983-09-02 JP JP16033383A patent/JPS6053035A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5178176A (ja) * | 1974-12-20 | 1976-07-07 | Ibm | |
| JPS5687395A (en) * | 1979-12-18 | 1981-07-15 | Fujitsu Ltd | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6053035A (ja) | 1985-03-26 |
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