JPH05343986A - カウンタ回路 - Google Patents
カウンタ回路Info
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- JPH05343986A JPH05343986A JP14962292A JP14962292A JPH05343986A JP H05343986 A JPH05343986 A JP H05343986A JP 14962292 A JP14962292 A JP 14962292A JP 14962292 A JP14962292 A JP 14962292A JP H05343986 A JPH05343986 A JP H05343986A
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Abstract
(57)【要約】
【目的】 カウンタのビット数を増加させても、集積回
路上に最小の論理でオーバーフロー信号検出回路を構成
できるカウンタ回路を提供する。 【構成】 カウント回路は、カウンタ１と、２入力論理
回路２３，２２，２１，２０を有するオーバーフロー信
号検出回路２とからなる。２入力論理回路２３は、カウ
ンタ１の最上位ビットＱ4 およびビットＱ3 の値に対す
る論理積を２入力論理回路２２に出力する。２入力論理
回路２２は、前段の２入力論理回路２３の出力２３０お
よびビットＱ2 の値に対する論理積を後段の２入力論理
回路２３に出力し、２入力論理回路２１は、前段の２入
力論理回路２２の出力２２０およびビットＱ1 の値に対
する論理積を後段の２入力論理回路２１に出力する。２
入力論理回路２０は、前段の２入力論理回路２１の出力
２１０および最下位ビットＱ 0 の値に対する論理積をオ
ーバーフロー信号２００として出力する。
路上に最小の論理でオーバーフロー信号検出回路を構成
できるカウンタ回路を提供する。 【構成】 カウント回路は、カウンタ１と、２入力論理
回路２３，２２，２１，２０を有するオーバーフロー信
号検出回路２とからなる。２入力論理回路２３は、カウ
ンタ１の最上位ビットＱ4 およびビットＱ3 の値に対す
る論理積を２入力論理回路２２に出力する。２入力論理
回路２２は、前段の２入力論理回路２３の出力２３０お
よびビットＱ2 の値に対する論理積を後段の２入力論理
回路２３に出力し、２入力論理回路２１は、前段の２入
力論理回路２２の出力２２０およびビットＱ1 の値に対
する論理積を後段の２入力論理回路２１に出力する。２
入力論理回路２０は、前段の２入力論理回路２１の出力
２１０および最下位ビットＱ 0 の値に対する論理積をオ
ーバーフロー信号２００として出力する。
Description
【０００１】
【産業上の利用分野】この発明は集積回路、特にマイク
ロコンピュータおよびマイクロコントローラに内蔵され
るカウンタ回路に関するものである。
ロコンピュータおよびマイクロコントローラに内蔵され
るカウンタ回路に関するものである。
【０００２】
【従来の技術】カウンタの計数動作のオーバーフローを
検出するには、カウンタの全ビットの値に対する論理積
を求めることが必要となる。以下、従来のカウンタ回路
について説明する。図２は従来のカウンタ回路の構成を
示すブロック図である。
検出するには、カウンタの全ビットの値に対する論理積
を求めることが必要となる。以下、従来のカウンタ回路
について説明する。図２は従来のカウンタ回路の構成を
示すブロック図である。
【０００３】図２において、１は５ビットのカウンタ、
２０はオーバーフロー信号検出回路、３は５つの入力値
に対して論理積の演算を行い、演算結果を出力する論理
回路（以下「５入力論理回路」という。）、２００はオ
ーバーフロー信号である。また、Ｑ0 はカウンタ１の最
下位ビット、Ｑ1 は最下位ビットＱ0 より１ビット上位
のビット、Ｑ2 はビットＱ1 より１ビット上位のビッ
ト、Ｑ3 はビットＱ 2 より１ビット上位のビット、Ｑ4
はビットＱ3 より１ビット上位の最上位ビットを示す。
２０はオーバーフロー信号検出回路、３は５つの入力値
に対して論理積の演算を行い、演算結果を出力する論理
回路（以下「５入力論理回路」という。）、２００はオ
ーバーフロー信号である。また、Ｑ0 はカウンタ１の最
下位ビット、Ｑ1 は最下位ビットＱ0 より１ビット上位
のビット、Ｑ2 はビットＱ1 より１ビット上位のビッ
ト、Ｑ3 はビットＱ 2 より１ビット上位のビット、Ｑ4
はビットＱ3 より１ビット上位の最上位ビットを示す。
【０００４】図２に示すように、従来のカウンタ回路
は、５ビットのカウンタ１と、オーバーフロー信号２０
０を検出するための５入力論理回路３０からなるオーバ
ーフロー信号検出回路２０とから構成されている。カウ
ンタ１の最下位ビットＱ0 から最上位ビットＱ4 までの
各値は、オーバーフロー信号検出回路２０を構成する５
入力論理回路３０に入力され、５入力論理回路３０から
はオーバーフロー信号２００が出力される。
は、５ビットのカウンタ１と、オーバーフロー信号２０
０を検出するための５入力論理回路３０からなるオーバ
ーフロー信号検出回路２０とから構成されている。カウ
ンタ１の最下位ビットＱ0 から最上位ビットＱ4 までの
各値は、オーバーフロー信号検出回路２０を構成する５
入力論理回路３０に入力され、５入力論理回路３０から
はオーバーフロー信号２００が出力される。
【０００５】このように構成された従来のカウンタ回路
の動作を図２および〔表１〕を参照しながら説明する。
〔表１〕はカウンタ回路の動作を説明するための真理値
表である。なお、〔表１〕において、０．Ｆ．はオーバ
ーフロー信号２００の値を示す。
の動作を図２および〔表１〕を参照しながら説明する。
〔表１〕はカウンタ回路の動作を説明するための真理値
表である。なお、〔表１〕において、０．Ｆ．はオーバ
ーフロー信号２００の値を示す。
【０００６】
【表１】
【０００７】カウンタ１の最下位ビットＱ0 から最上位
ビットＱ4 までの各値は、常時、５入力論理回路３０に
入力され、この入力値に対する論理積が出力される。最
下位ビットＱ0 から最上位ビットＱ4 までの各値は、
〔表１〕に示すように、各時刻ｔ0 〜時刻ｔ31ごとに変
化している。〔表１〕に示すように、時刻ｔ0 から時刻
ｔ30までの間は、最下位ビットＱ0から最上位ビットＱ
4 までのいずれかの値が“０”であるため、５入力論理
回路３０の出力は“０”となり、オーバーフロー信号２
００は検出されることがない。ところが、時刻ｔ31で
は、最下位ビットＱ0 から最上位ビットＱ4 までの全て
の値が“１”となるため、５入力論理回路３０の出力は
“１”となり、オーバーフロー信号２００が検出され
る。これにより、カウンタ１のオーバーフローを検出す
ることができる。
ビットＱ4 までの各値は、常時、５入力論理回路３０に
入力され、この入力値に対する論理積が出力される。最
下位ビットＱ0 から最上位ビットＱ4 までの各値は、
〔表１〕に示すように、各時刻ｔ0 〜時刻ｔ31ごとに変
化している。〔表１〕に示すように、時刻ｔ0 から時刻
ｔ30までの間は、最下位ビットＱ0から最上位ビットＱ
4 までのいずれかの値が“０”であるため、５入力論理
回路３０の出力は“０”となり、オーバーフロー信号２
００は検出されることがない。ところが、時刻ｔ31で
は、最下位ビットＱ0 から最上位ビットＱ4 までの全て
の値が“１”となるため、５入力論理回路３０の出力は
“１”となり、オーバーフロー信号２００が検出され
る。これにより、カウンタ１のオーバーフローを検出す
ることができる。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来のカウンタ回路では、５ビットのカ
ウンタ１には、全ビットの５値に対する論理積の演算を
実行できる専用の５入力論理回路３０が必要となる。し
たがって、カウンタ１のビット数を増加させた場合、こ
れに伴い、オーバーフロー信号検出回路２０を構成する
論理回路の入力数も増加し、大きな論理演算を実行でき
る論理回路が必要となる。
うに構成された従来のカウンタ回路では、５ビットのカ
ウンタ１には、全ビットの５値に対する論理積の演算を
実行できる専用の５入力論理回路３０が必要となる。し
たがって、カウンタ１のビット数を増加させた場合、こ
れに伴い、オーバーフロー信号検出回路２０を構成する
論理回路の入力数も増加し、大きな論理演算を実行でき
る論理回路が必要となる。
【０００９】その結果、従来のカウンタ回路をマイクロ
コンピュータおよびマイクロコントローラ等からなる集
積回路に内蔵させた場合、チップ占有面積の増大を招く
という問題があった。この発明は上記従来の問題点を解
決するもので、カウンタのビット数を増加させても、集
積回路上に最小の論理でオーバーフロー信号検出回路を
構成できるカウンタ回路を提供することである。
コンピュータおよびマイクロコントローラ等からなる集
積回路に内蔵させた場合、チップ占有面積の増大を招く
という問題があった。この発明は上記従来の問題点を解
決するもので、カウンタのビット数を増加させても、集
積回路上に最小の論理でオーバーフロー信号検出回路を
構成できるカウンタ回路を提供することである。
【００１０】
【課題を解決するための手段】この発明のカウンタ回路
は、オーバーフロー信号検出回路が、カウンタの最上位
ビットの値および最上位ビットより１ビット下位のビッ
トの値に対する論理積を出力する初段の論理回路と、そ
れぞれが、最上位ビットより２ビット下位のビットから
最下位ビットより１ビット上位のビットまでの各ビット
の値および前段の論理回路の出力値に対する論理積を後
段の論理回路に出力する中段の論理回路と、最下位ビッ
トの値および前段の論理回路の出力値に対する論理積を
オーバーフロー信号として出力する最終段の論理回路と
を有するものである。
は、オーバーフロー信号検出回路が、カウンタの最上位
ビットの値および最上位ビットより１ビット下位のビッ
トの値に対する論理積を出力する初段の論理回路と、そ
れぞれが、最上位ビットより２ビット下位のビットから
最下位ビットより１ビット上位のビットまでの各ビット
の値および前段の論理回路の出力値に対する論理積を後
段の論理回路に出力する中段の論理回路と、最下位ビッ
トの値および前段の論理回路の出力値に対する論理積を
オーバーフロー信号として出力する最終段の論理回路と
を有するものである。
【００１１】
【作用】この発明の構成によれば、初段の論理回路によ
り、カウンタの最上位ビットの値および最上位ビットよ
り１ビット下位のビットの値に対する論理積を出力し、
中段の論理回路のそれぞれが、最上位ビットより２ビッ
ト下位のビットから最下位ビットより１ビット上位のビ
ットまでの各ビットの値および前段の論理回路の出力値
に対する論理積を後段の論理回路に出力し、最終段の論
理回路により、最下位ビットの値および前段の論理回路
の出力値に対する論理積をオーバーフロー信号として出
力することで、カウンタの各ビットの全ての値が“１”
になると、オーバーフロー信号検出回路を構成した全て
の２入力論理回路の出力が“１”となることにより、最
終段の論理回路の出力であるオーバーフロー信号は
“１”となり、カウンタのオーバーフローを検出でき、
また、カウンタの各ビットのうち１つビットの値でも
“０”であれば、いずれかの論理回路の出力値が“０”
となり、最終段の論理回路の出力であるオーバーフロー
信号は“０”となり、カウンタのオーバーフローは検出
されない。各論理回路の入力数は、カウンタのビット数
を増加させても増加することがなく、常に最小の２値で
あるため、各論理回路は論理の小さな演算を実行すれば
良いこととなる。
り、カウンタの最上位ビットの値および最上位ビットよ
り１ビット下位のビットの値に対する論理積を出力し、
中段の論理回路のそれぞれが、最上位ビットより２ビッ
ト下位のビットから最下位ビットより１ビット上位のビ
ットまでの各ビットの値および前段の論理回路の出力値
に対する論理積を後段の論理回路に出力し、最終段の論
理回路により、最下位ビットの値および前段の論理回路
の出力値に対する論理積をオーバーフロー信号として出
力することで、カウンタの各ビットの全ての値が“１”
になると、オーバーフロー信号検出回路を構成した全て
の２入力論理回路の出力が“１”となることにより、最
終段の論理回路の出力であるオーバーフロー信号は
“１”となり、カウンタのオーバーフローを検出でき、
また、カウンタの各ビットのうち１つビットの値でも
“０”であれば、いずれかの論理回路の出力値が“０”
となり、最終段の論理回路の出力であるオーバーフロー
信号は“０”となり、カウンタのオーバーフローは検出
されない。各論理回路の入力数は、カウンタのビット数
を増加させても増加することがなく、常に最小の２値で
あるため、各論理回路は論理の小さな演算を実行すれば
良いこととなる。
【００１２】
【実施例】以下、この発明の一実施例について、図面を
参照しながら説明する。図１はこの発明の一実施例のカ
ウンタ回路の構成を示すブロック図である。図１におい
て、１は５ビットのカウンタ、２は２つの入力値に対し
て論理積の演算を行い、この演算結果を出力する論理回
路（以下「２入力論理回路」という。）２０，２１，２
２，２３からなるオーバーフロー信号検出回路、２００
はオーバーフロー信号である。
参照しながら説明する。図１はこの発明の一実施例のカ
ウンタ回路の構成を示すブロック図である。図１におい
て、１は５ビットのカウンタ、２は２つの入力値に対し
て論理積の演算を行い、この演算結果を出力する論理回
路（以下「２入力論理回路」という。）２０，２１，２
２，２３からなるオーバーフロー信号検出回路、２００
はオーバーフロー信号である。
【００１３】また、Ｑ0 はカウンタ１の最下位ビット、
Ｑ1 は最下位ビットＱ0 より１ビット上位のビット、Ｑ
2 はビットＱ1 より１ビット上位のビット、Ｑ3 はビッ
トＱ 2 より１ビット上位のビット、Ｑ4 はビットＱ3 よ
り１ビット上位の最上位ビットを示す。図１に示すよう
に、カウント回路は、５ビットのカウンタ１と、初段の
論理回路となる２入力論理回路２３，中段の論理回路と
なる２入力論理回路２１，２２および最終段の論理回路
となる２入力論理回路２０を有するオーバーフロー信号
検出回路２とからなる。
Ｑ1 は最下位ビットＱ0 より１ビット上位のビット、Ｑ
2 はビットＱ1 より１ビット上位のビット、Ｑ3 はビッ
トＱ 2 より１ビット上位のビット、Ｑ4 はビットＱ3 よ
り１ビット上位の最上位ビットを示す。図１に示すよう
に、カウント回路は、５ビットのカウンタ１と、初段の
論理回路となる２入力論理回路２３，中段の論理回路と
なる２入力論理回路２１，２２および最終段の論理回路
となる２入力論理回路２０を有するオーバーフロー信号
検出回路２とからなる。
【００１４】２入力論理回路２３は、カウンタ１の最上
位ビットＱ4 の値および最上位ビットＱ4 よりも１ビッ
ト下位のビットＱ3 の値に対する論理積を２入力論理回
路２２に出力するものである。また、２入力論理回路２
２は、前段の２入力論理回路２３の出力２３０の値およ
びビットＱ3 よりも１ビット下位のビットＱ2 の値に対
する論理積を後段の２入力論理回路２３に出力するもの
であり、２入力論理回路２１は、前段の２入力論理回路
２２の出力２２０の値およ２ビットＱ2 よりも１ビット
下位のビットＱ 1 の値に対する論理積を後段の２入力論
理回路２１に出力するものである。
位ビットＱ4 の値および最上位ビットＱ4 よりも１ビッ
ト下位のビットＱ3 の値に対する論理積を２入力論理回
路２２に出力するものである。また、２入力論理回路２
２は、前段の２入力論理回路２３の出力２３０の値およ
びビットＱ3 よりも１ビット下位のビットＱ2 の値に対
する論理積を後段の２入力論理回路２３に出力するもの
であり、２入力論理回路２１は、前段の２入力論理回路
２２の出力２２０の値およ２ビットＱ2 よりも１ビット
下位のビットＱ 1 の値に対する論理積を後段の２入力論
理回路２１に出力するものである。
【００１５】また、２入力論理回路２０は、前段の２入
力論理回路２１の出力２１０の値および最下位ビットＱ
0 の値に対する論理積をオーバーフロー信号２００とし
て出力するものである。以下、このように構成したカウ
ンタ回路の動作を図１および〔表１〕を参照しながら説
明する。
力論理回路２１の出力２１０の値および最下位ビットＱ
0 の値に対する論理積をオーバーフロー信号２００とし
て出力するものである。以下、このように構成したカウ
ンタ回路の動作を図１および〔表１〕を参照しながら説
明する。
【００１６】先ず、カウンタ１の最下位ビットＱ0 の値
が“０”から“１”、または“１”から“０”まで変化
する時間を１秒とし、カウンタ１のオーバーフロー検出
を５秒間行うとする。カウンタ１には、各ビットＱ0 〜
Ｑ4 の初期値として、〔表１〕に示す時刻ｔ 26における
各ビットＱ0 〜Ｑ4 の値を設定する。時刻ｔ26では、最
上位ビットＱ 4 の値が“１”であり、ビットＱ3 の値が
“１”であるので、２入力論理回路２３の出力２３０の
値は“１”となる。また、ビットＱ2 の値が“１”であ
り、２入力論理回路２３の出力２３０の値が“１”であ
るので、２入力論理回路２２の出力２２０の値は“１”
となる。また、ビットＱ1 の値が“１”であり、２入力
論理回路２２の出力２２０の値が“１”であるので、２
入力論理回路２１の出力２１０の値は“１”となる。そ
して、最下位ビットＱ0 の値が“０”であり、２入力論
理回路２１の出力２１０の値が“１”であるので、最終
段の２入力論理回路２０の出力であるオーバーフロー信
号２００は“０”となり、カウンタ１のオーバーフロー
は検出されない。
が“０”から“１”、または“１”から“０”まで変化
する時間を１秒とし、カウンタ１のオーバーフロー検出
を５秒間行うとする。カウンタ１には、各ビットＱ0 〜
Ｑ4 の初期値として、〔表１〕に示す時刻ｔ 26における
各ビットＱ0 〜Ｑ4 の値を設定する。時刻ｔ26では、最
上位ビットＱ 4 の値が“１”であり、ビットＱ3 の値が
“１”であるので、２入力論理回路２３の出力２３０の
値は“１”となる。また、ビットＱ2 の値が“１”であ
り、２入力論理回路２３の出力２３０の値が“１”であ
るので、２入力論理回路２２の出力２２０の値は“１”
となる。また、ビットＱ1 の値が“１”であり、２入力
論理回路２２の出力２２０の値が“１”であるので、２
入力論理回路２１の出力２１０の値は“１”となる。そ
して、最下位ビットＱ0 の値が“０”であり、２入力論
理回路２１の出力２１０の値が“１”であるので、最終
段の２入力論理回路２０の出力であるオーバーフロー信
号２００は“０”となり、カウンタ１のオーバーフロー
は検出されない。
【００１７】次に、時刻ｔ27では、ビットＱ2 の値が
“０”であるので、２入力論理回路２２，２１の出力２
２０，２１０の値が“０”となり、これにより、２入力
論理回路２０の出力であるオーバーフロー信号２００
“０”となり、カウンタ１のオーバーフローは検出され
ない。次に、時刻ｔ28では、第１ビットＱ1 の値が
“０”であるので、２入力論理回路２１の出力２１０の
値が“０”となり、これにより、２入力論理回路２０の
出力であるオーバーフロー信号２００は“０”となり、
カウンタ１のオーバーフローは検出されない。
“０”であるので、２入力論理回路２２，２１の出力２
２０，２１０の値が“０”となり、これにより、２入力
論理回路２０の出力であるオーバーフロー信号２００
“０”となり、カウンタ１のオーバーフローは検出され
ない。次に、時刻ｔ28では、第１ビットＱ1 の値が
“０”であるので、２入力論理回路２１の出力２１０の
値が“０”となり、これにより、２入力論理回路２０の
出力であるオーバーフロー信号２００は“０”となり、
カウンタ１のオーバーフローは検出されない。
【００１８】次に、時刻ｔ29では、時刻ｔ28の場合と同
様にビットＱ1 の値が“０”であるので、２入力論理回
路２０の出力であるオーバーフロー信号２００は“０”
となり、カウンタ１のオーバーフローは検出されない。
次に、時刻ｔ30では、最下位ビットＱ0 の値が“０”で
あるので、２入力論理回路２０の出力であるオーバーフ
ロー信号２００は“０”となり、カウンタ１のオーバー
フローは検出されない。
様にビットＱ1 の値が“０”であるので、２入力論理回
路２０の出力であるオーバーフロー信号２００は“０”
となり、カウンタ１のオーバーフローは検出されない。
次に、時刻ｔ30では、最下位ビットＱ0 の値が“０”で
あるので、２入力論理回路２０の出力であるオーバーフ
ロー信号２００は“０”となり、カウンタ１のオーバー
フローは検出されない。
【００１９】そして、時刻ｔ31では、最上位ビット
Ｑ4 ，ビットＱ3 ，ビットＱ2 ，ビットＱ1 および最下
位ビットＱ0 の全ての値が“１”であるので、２入力論
理回路２０の出力であるオーバーフロー信号２００は
“１”となり、これによりカウンタ１のオーバーフロー
が検出される。このように、最上位ビットＱ4 ，ビット
Ｑ3 ，ビットＱ2 ，ビットＱ1 および最下位ビットＱ0
の値のうち１つでも“０”となると、最終段の２入力論
理回路２０の出力であるオーバーフロー信号２００は
“０”となり、カウンタ１のオーバーフローは検出され
ず、また、最上位ビットＱ4 ，ビットＱ3 ，ビット
Ｑ2 ，ビットＱ1 および最下位ビットＱ0 の値の全てが
“１”となることで、最終段の２入力論理回路の出力で
あるオーバーフロー信号２００は“１”となり、カウン
タ１のオーバーフローを検出できる。
Ｑ4 ，ビットＱ3 ，ビットＱ2 ，ビットＱ1 および最下
位ビットＱ0 の全ての値が“１”であるので、２入力論
理回路２０の出力であるオーバーフロー信号２００は
“１”となり、これによりカウンタ１のオーバーフロー
が検出される。このように、最上位ビットＱ4 ，ビット
Ｑ3 ，ビットＱ2 ，ビットＱ1 および最下位ビットＱ0
の値のうち１つでも“０”となると、最終段の２入力論
理回路２０の出力であるオーバーフロー信号２００は
“０”となり、カウンタ１のオーバーフローは検出され
ず、また、最上位ビットＱ4 ，ビットＱ3 ，ビット
Ｑ2 ，ビットＱ1 および最下位ビットＱ0 の値の全てが
“１”となることで、最終段の２入力論理回路の出力で
あるオーバーフロー信号２００は“１”となり、カウン
タ１のオーバーフローを検出できる。
【００２０】以上のように実施例によれば、２入力論理
回路２３により、カウンタ１の最上位ビットＱ4 の値お
よび最上位ビットＱ4 より１ビット下位のビットＱ3 の
値に対する論理積を出力し、２入力論理回路２２，２１
のそれぞれが、最上位ビットＱ4 より２ビット下位のビ
ットＱ2 から最下位ビットＱ0 より１ビット上位のビッ
トＱ1 までの各ビットの値および前段の２入力論理回路
２３，２２の出力値に対する論理積を後段の２入力論理
回路２１，２０に出力し、２入力論理回路２０により、
最下位ビットＱ0 の値および前段の２入力論理回路２１
の出力値に対する論理積をオーバーフロー信号２００と
して出力することで、カウンタ１の各ビットＱ0 ，
Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 の全ての値が“１”になると、
オーバーフロー信号検出回路２を構成した全ての２入力
論理回路２３，２２，２１，２０の出力が“１”となる
ことにより、オーバーフロー信号２００は“１”となる
ことによって、カウンタ１のオーバーフローを検出で
き、また、カウンタ１の各ビットＱ0 ，Ｑ1 ，Ｑ2 ，Ｑ
3 ，Ｑ4 のうち１つビットの値でも“０”であれば、い
ずれかの２入力論理回路２３，２２，２１，２０の出力
値が“０”となり、最終段の２入力論理回路２０の出力
であるオーバーフロー信号２００は“０”となり、カウ
ンタ１のオーバーフローは検出されない。オーバーフロ
ー信号検出回路２を構成する各２入力論理回路２３，２
２，２１，２０の入力数は、カウンタ１のビット数を増
加させても増加することがなく、常に最小の２値である
ため、各２入力論理回路２３，２２，２１，２０は論理
の小さな演算を実行すれば良いこととなる。
回路２３により、カウンタ１の最上位ビットＱ4 の値お
よび最上位ビットＱ4 より１ビット下位のビットＱ3 の
値に対する論理積を出力し、２入力論理回路２２，２１
のそれぞれが、最上位ビットＱ4 より２ビット下位のビ
ットＱ2 から最下位ビットＱ0 より１ビット上位のビッ
トＱ1 までの各ビットの値および前段の２入力論理回路
２３，２２の出力値に対する論理積を後段の２入力論理
回路２１，２０に出力し、２入力論理回路２０により、
最下位ビットＱ0 の値および前段の２入力論理回路２１
の出力値に対する論理積をオーバーフロー信号２００と
して出力することで、カウンタ１の各ビットＱ0 ，
Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 の全ての値が“１”になると、
オーバーフロー信号検出回路２を構成した全ての２入力
論理回路２３，２２，２１，２０の出力が“１”となる
ことにより、オーバーフロー信号２００は“１”となる
ことによって、カウンタ１のオーバーフローを検出で
き、また、カウンタ１の各ビットＱ0 ，Ｑ1 ，Ｑ2 ，Ｑ
3 ，Ｑ4 のうち１つビットの値でも“０”であれば、い
ずれかの２入力論理回路２３，２２，２１，２０の出力
値が“０”となり、最終段の２入力論理回路２０の出力
であるオーバーフロー信号２００は“０”となり、カウ
ンタ１のオーバーフローは検出されない。オーバーフロ
ー信号検出回路２を構成する各２入力論理回路２３，２
２，２１，２０の入力数は、カウンタ１のビット数を増
加させても増加することがなく、常に最小の２値である
ため、各２入力論理回路２３，２２，２１，２０は論理
の小さな演算を実行すれば良いこととなる。
【００２１】その結果、カウンタ１のビット数を増加さ
せても、集積回路上に最小の論理でオーバーフロー信号
検出回路２を構成でき、従来のようなカウンタ１のビッ
ト数の増加に伴うチップ占有面積の増大を抑制したカウ
ンタ回路を得ることができる。また、最下位ビットＱ0
の値は１秒周期で“１”から“０”、または“０”から
“１”に変化しており、同様にビットＱ1 の値は２秒周
期で変化し、ビットＱ 2 の値は４秒周期で変化し、ビッ
トＱ3 の値は８秒周期で変化し、最上位ビットＱ4 の値
は１６秒周期で変化している。したがって、最終段の２
入力論理回路２０により最下位ビットＱ0 および前段の
２入力論理回路２０に対する論理積をオーバーフロー信
号２００として出力することで、オーバーフロー信号２
００の検出周期を最小周期（１秒周期）にすることがで
き、カウンタ１のオーバーフローの検出時間を最小にし
たカウンタ回路を得ることができる。
せても、集積回路上に最小の論理でオーバーフロー信号
検出回路２を構成でき、従来のようなカウンタ１のビッ
ト数の増加に伴うチップ占有面積の増大を抑制したカウ
ンタ回路を得ることができる。また、最下位ビットＱ0
の値は１秒周期で“１”から“０”、または“０”から
“１”に変化しており、同様にビットＱ1 の値は２秒周
期で変化し、ビットＱ 2 の値は４秒周期で変化し、ビッ
トＱ3 の値は８秒周期で変化し、最上位ビットＱ4 の値
は１６秒周期で変化している。したがって、最終段の２
入力論理回路２０により最下位ビットＱ0 および前段の
２入力論理回路２０に対する論理積をオーバーフロー信
号２００として出力することで、オーバーフロー信号２
００の検出周期を最小周期（１秒周期）にすることがで
き、カウンタ１のオーバーフローの検出時間を最小にし
たカウンタ回路を得ることができる。
【００２２】なお、実施例では、カウンタ１のビット数
を５ビットとしたが、この発明は任意ビット数のカウン
タに適用することができる。
を５ビットとしたが、この発明は任意ビット数のカウン
タに適用することができる。
【００２３】
【発明の効果】この発明のカウンタ回路によれば、初段
の論理回路により、カウンタの最上位ビットの値および
最上位ビットより１ビット下位のビットの値に対する論
理積を出力し、中段の論理回路のそれぞれが、最上位ビ
ットより２ビット下位のビットから最下位ビットより１
ビット上位のビットまでの各ビットの値および前段の論
理回路の出力値に対する論理積を後段の論理回路に出力
し、最終段の論理回路により、最下位ビットの値および
前段の論理回路の出力値に対する論理積をオーバーフロ
ー信号として出力することで、オーバーフロー信号検出
回路を構成する各論理回路の入力数を、カウンタのビッ
ト数を増加させても増加させることがなく、常に最小の
２値とすることができ、各論理回路は論理の小さな演算
を実行すれば良いこととなる。
の論理回路により、カウンタの最上位ビットの値および
最上位ビットより１ビット下位のビットの値に対する論
理積を出力し、中段の論理回路のそれぞれが、最上位ビ
ットより２ビット下位のビットから最下位ビットより１
ビット上位のビットまでの各ビットの値および前段の論
理回路の出力値に対する論理積を後段の論理回路に出力
し、最終段の論理回路により、最下位ビットの値および
前段の論理回路の出力値に対する論理積をオーバーフロ
ー信号として出力することで、オーバーフロー信号検出
回路を構成する各論理回路の入力数を、カウンタのビッ
ト数を増加させても増加させることがなく、常に最小の
２値とすることができ、各論理回路は論理の小さな演算
を実行すれば良いこととなる。
【００２４】その結果、カウンタのビット数を増加させ
ても、集積回路上に最小の論理でオーバーフロー信号検
出回路を構成でき、従来のようなカウンタのビット数の
増加に伴うチップ占有面積の増大を抑制したカウンタ回
路を得ることができる。また、最終段の論理回路により
最下位ビットおよび前段の論理回路に対する論理積をオ
ーバーフロー信号として出力することで、カウンタのオ
ーバーフローの検出するまでの遅延時間を最小にしたカ
ウンタ回路を得ることができる。
ても、集積回路上に最小の論理でオーバーフロー信号検
出回路を構成でき、従来のようなカウンタのビット数の
増加に伴うチップ占有面積の増大を抑制したカウンタ回
路を得ることができる。また、最終段の論理回路により
最下位ビットおよび前段の論理回路に対する論理積をオ
ーバーフロー信号として出力することで、カウンタのオ
ーバーフローの検出するまでの遅延時間を最小にしたカ
ウンタ回路を得ることができる。
【図面の簡単な説明】
【図１】この発明の一実施例のカウンタ回路の構成を示
すブロック図である。
すブロック図である。
【図２】従来のカウンタ回路の構成を示すブロック図で
ある。
ある。
Ｑ4 最上位ビット Ｑ0 最下位ビット １ カウンタ ２ オーバーフロー信号検出回路 20 ２入力論理回路（最終段の論理回路） 21 ２入力論理回路（中段の論理回路） 22 ２入力論理回路（中段の論理回路） 23 ２入力論理回路（初段の論理回路） 200 オーバーフロー信号
Claims (1)
- 【請求項１】 任意ビット数のカウンタと、このカウン
タの全ビットの値に対する論理積の演算を行い、この演
算結果をオーバーフロー信号として出力するオーバーフ
ロー信号検出回路とを備えたカウンタ回路であって、 前記オーバーフロー信号検出回路が、前記カウンタの最
上位ビットの値および前記最上位ビットより１ビット下
位のビットの値に対する論理積を出力する初段の論理回
路と、 それぞれが、前記最上位ビットより２ビット下位のビッ
トから最下位ビットより１ビット上位のビットまでの各
ビットの値および前段の論理回路の出力値に対する論理
積を後段の論理回路に出力する中段の論理回路と、 前記最下位ビットの値および前段の論理回路の出力値に
対する論理積を前記オーバーフロー信号として出力する
最終段の論理回路とを有することを特徴とするカウンタ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14962292A JPH05343986A (ja) | 1992-06-09 | 1992-06-09 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14962292A JPH05343986A (ja) | 1992-06-09 | 1992-06-09 | カウンタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343986A true JPH05343986A (ja) | 1993-12-24 |
Family
ID=15479248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14962292A Pending JPH05343986A (ja) | 1992-06-09 | 1992-06-09 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343986A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7738621B2 (en) * | 2007-09-28 | 2010-06-15 | Hynix Semiconductor Inc. | Counter with overflow prevention capability |
-
1992
- 1992-06-09 JP JP14962292A patent/JPH05343986A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7738621B2 (en) * | 2007-09-28 | 2010-06-15 | Hynix Semiconductor Inc. | Counter with overflow prevention capability |
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