JPH05343978A - Ｔｔｌレベル入力バッファ回路 - Google Patents
Ｔｔｌレベル入力バッファ回路Info
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- JPH05343978A JPH05343978A JP4150174A JP15017492A JPH05343978A JP H05343978 A JPH05343978 A JP H05343978A JP 4150174 A JP4150174 A JP 4150174A JP 15017492 A JP15017492 A JP 15017492A JP H05343978 A JPH05343978 A JP H05343978A
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Abstract
(57)【要約】
【目的】ＴＴＬレベルの信号を相補型ＭＯＳＦＥＴが入
力する時、ＭＯＳＦＥＴの閾値のバラツキによる論理閾
値の変動を小さくおさえる。 【構成】ＰＭＯＳ２のソース電位をＮＭＯＳ１によって
ＶＴだけ降下させ、入力ＶＩＮによりＰＭＯＳ２に流れ
る電流をＮＭＯＳ３およびＮＭＯＳ４（カレントミラ作
用）により出力端子に導き、入力信号ＶＩＮによってＮ
ＭＯＳ６に流れる電流をＰＭＯＳ５およびＰＭＯＳ７に
より出力端子に導びいて構成される。これにより論理閾
値の変動を小さくおさえることができノイズマージンを
大きくできる。
力する時、ＭＯＳＦＥＴの閾値のバラツキによる論理閾
値の変動を小さくおさえる。 【構成】ＰＭＯＳ２のソース電位をＮＭＯＳ１によって
ＶＴだけ降下させ、入力ＶＩＮによりＰＭＯＳ２に流れ
る電流をＮＭＯＳ３およびＮＭＯＳ４（カレントミラ作
用）により出力端子に導き、入力信号ＶＩＮによってＮ
ＭＯＳ６に流れる電流をＰＭＯＳ５およびＰＭＯＳ７に
より出力端子に導びいて構成される。これにより論理閾
値の変動を小さくおさえることができノイズマージンを
大きくできる。
Description
【０００１】
【産業上の利用分野】本発明はＴＴＬレベル入力バッフ
ァ回路に関し、特に相補型ＭＯＳＦＥＴ集積回路に使用
するＴＴＬレベル入力バッファ回路に関する。
ァ回路に関し、特に相補型ＭＯＳＦＥＴ集積回路に使用
するＴＴＬレベル入力バッファ回路に関する。
【０００２】
【従来の技術】従来、相補型ＭＯＳＦＥＴ（以下ＣＭＯ
Ｓと表記する）集積回路に内蔵し、外部のＴＴＬレベル
の信号を入力する入力バッファ回路は、Ｐチャンネル型
ＭＯＳＦＥＴ５２（以下ＰＭＯＳと表記する）とＮチャ
ンネル型ＭＯＳＦＥＴ５３（以下ＮＭＯＳと表記する）
を直列接続しＰＭＯＳ５２とＮＭＯＳ５３のゲートを共
通接続し入力信号ＶＩＮを供給する入力端子５４に接続
し、上記ＰＭＯＳ５２およびＮＭＯＳ５３のドレインを
接続して出力端子５５に接続するＣＭＯＳインバータ５
６が用いられていた（図５参照）。このＣＭＯＳインバ
ータ５６の入出力特性を示す図６を参照すると、出力信
号ＶＯＵＴが電源電圧（ＶＤＤ）の（１／２）・ＶＤＤ
となるときの入力電圧を入力信号ＶＩＮの論理しきい値
（以下ＶＴＨと記す）と定義し、通常ＣＭＯＳインバー
タ５６はＶＴＨが約（１／２）・ＶＤＤとなるように設
定されている。一方ＴＴＬレベルとは入力信号ＶＩＮの
入力電圧の０．８Ｖ以下がローレベル、２．０Ｖ以上が
ハイレベルと、一般的に定められているので、ＶＤＤ＝
５Ｖの場合ＣＭＯＳイバータ５６のＶＴＨは２．５Ｖ
（＝１／２ＶＤＤ）から１．４Ｖ（＝（０．８＋２．
０）／２）に変えて使用している。この方法はＣＭＯＳ
インバータ５６のＰＭＯＳ５２とＮＭＯＳ５３のチャン
ネル巾（以下Ｗと記す）やチャンネル長（以下Ｌと記
す）を異った値で設計するのが一般的である。図７は、
ＬをＰＭＯＳ５２およびＮＭＯＳ５３ともに、２μｍと
し、ＰＭＯＳ５２のＷが２０μｍ固定のときＮＭＯＳ５
３のＷを変化させた時のＶＴＨの変動を記す。この例で
はＮＭＯＳ５３のＷを８５μｍにすることによってＶＴ
Ｈを１．４Ｖにできる。
Ｓと表記する）集積回路に内蔵し、外部のＴＴＬレベル
の信号を入力する入力バッファ回路は、Ｐチャンネル型
ＭＯＳＦＥＴ５２（以下ＰＭＯＳと表記する）とＮチャ
ンネル型ＭＯＳＦＥＴ５３（以下ＮＭＯＳと表記する）
を直列接続しＰＭＯＳ５２とＮＭＯＳ５３のゲートを共
通接続し入力信号ＶＩＮを供給する入力端子５４に接続
し、上記ＰＭＯＳ５２およびＮＭＯＳ５３のドレインを
接続して出力端子５５に接続するＣＭＯＳインバータ５
６が用いられていた（図５参照）。このＣＭＯＳインバ
ータ５６の入出力特性を示す図６を参照すると、出力信
号ＶＯＵＴが電源電圧（ＶＤＤ）の（１／２）・ＶＤＤ
となるときの入力電圧を入力信号ＶＩＮの論理しきい値
（以下ＶＴＨと記す）と定義し、通常ＣＭＯＳインバー
タ５６はＶＴＨが約（１／２）・ＶＤＤとなるように設
定されている。一方ＴＴＬレベルとは入力信号ＶＩＮの
入力電圧の０．８Ｖ以下がローレベル、２．０Ｖ以上が
ハイレベルと、一般的に定められているので、ＶＤＤ＝
５Ｖの場合ＣＭＯＳイバータ５６のＶＴＨは２．５Ｖ
（＝１／２ＶＤＤ）から１．４Ｖ（＝（０．８＋２．
０）／２）に変えて使用している。この方法はＣＭＯＳ
インバータ５６のＰＭＯＳ５２とＮＭＯＳ５３のチャン
ネル巾（以下Ｗと記す）やチャンネル長（以下Ｌと記
す）を異った値で設計するのが一般的である。図７は、
ＬをＰＭＯＳ５２およびＮＭＯＳ５３ともに、２μｍと
し、ＰＭＯＳ５２のＷが２０μｍ固定のときＮＭＯＳ５
３のＷを変化させた時のＶＴＨの変動を記す。この例で
はＮＭＯＳ５３のＷを８５μｍにすることによってＶＴ
Ｈを１．４Ｖにできる。
【０００３】
【発明が解決しようとする課題】この従来のＴＴＬレベ
ル入力バッファ回路においては、そのＶＴＨはインバー
タを構成するＰＭＯＳおよびＮＭＯＳの閾値（それぞれ
ＶＴＰ，ＶＴＮと記す）の影響を大きくうける。図８は
ＶＴＨのＶＴＰ及びＶＴＮの依存性を表わした図であ
る。ＶＴＰおよびＶＴＮは、このＣＭＯＳ集積回路の製
造時にバラツキをもつ。この例ではＶＴＮ＝０．７Ｖ±
０．３Ｖ，ＶＴＰ＝−０．８Ｖ±０．３Ｖのバラツキを
考えている。図８を参照すると、ＶＴＨが最も高い時に
は１．７１Ｖにもなり規格の２．０Ｖまで０．２９Ｖの
ノイズマージンしかない。又ＶＴＨが最も低い時には
１．１Ｖとなり規格の０．８Ｖまで０．３Ｖのノイズマ
ージンとなる。これは入力信号に０．３Ｖのノイズがの
るだけで、入力ハイレベルをローレベルに又は入力ロー
レベルをハイレベルに誤判定することになり、ノイズマ
ージンが少なくなるという問題点があった。
ル入力バッファ回路においては、そのＶＴＨはインバー
タを構成するＰＭＯＳおよびＮＭＯＳの閾値（それぞれ
ＶＴＰ，ＶＴＮと記す）の影響を大きくうける。図８は
ＶＴＨのＶＴＰ及びＶＴＮの依存性を表わした図であ
る。ＶＴＰおよびＶＴＮは、このＣＭＯＳ集積回路の製
造時にバラツキをもつ。この例ではＶＴＮ＝０．７Ｖ±
０．３Ｖ，ＶＴＰ＝−０．８Ｖ±０．３Ｖのバラツキを
考えている。図８を参照すると、ＶＴＨが最も高い時に
は１．７１Ｖにもなり規格の２．０Ｖまで０．２９Ｖの
ノイズマージンしかない。又ＶＴＨが最も低い時には
１．１Ｖとなり規格の０．８Ｖまで０．３Ｖのノイズマ
ージンとなる。これは入力信号に０．３Ｖのノイズがの
るだけで、入力ハイレベルをローレベルに又は入力ロー
レベルをハイレベルに誤判定することになり、ノイズマ
ージンが少なくなるという問題点があった。
【０００４】
【課題を解決するための手段】本発明のＴＴＬレベル入
力バッファ回路は、ＴＴＬレベル信号が供給される入力
端子と前記ＴＴＬレベル信号をレベル変換して相補型Ｍ
ＯＳ回路レベル信号が出力される出力端子と第１および
第２の電圧源のそれぞれが供給される第１および第２の
電源端子のそれぞれを備えるＴＴＬレベル入力バッファ
回路において、前記第１の電源端子と前記第２の電源端
子との間にＮ型チャンネル（またはＰ型チャンネル）の
第１のＭＯＳＦＥＴ、Ｐ型チャンネル（またはＮ型チャ
ンネル）の第２のＭＯＳＦＥＴおよびＮ型チャンネル
（またはＰ型チャンネル）の第３のＭＯＳＦＥＴを前記
第１，第２および第３のＭＯＳＦＥＴの順に直列接続
し、前記第１のＭＯＳＦＥＴのゲート電極を前記第１の
電源端子に接続し、前記第２のＭＯＳＦＥＴのゲート電
極を前記入力端子に接続し、前記第３のＭＯＳＦＥＴの
ゲート電極およびドレイン電極のそれぞれをソース電極
を前記第２の電圧源に接続したＮ型チャンネル（または
Ｐ型チャンネル）の第４のＭＯＳＦＥＴのゲート電極に
接続し、前記第１の電源端子と前記第２の電源端子との
間にＰ型チャンネル（またはＮ型チャンネル）の第５の
ＭＯＳＦＥＴとＮ型チャンネル（またはＰ型チャンネ
ル）の第６のＭＯＳＦＥＴとを前記第５および第６のＭ
ＯＳＦＥＴの順に直列接続し、前記第６のＭＯＳＦＥＴ
のゲート電極を前記入力端子に接続し、前記第５のＭＯ
ＳＦＥＴのゲート電極およびドレイン電極のそれぞれを
ソース電極を前記第１の電源端子に接続されたＰ型チャ
ンネル（またはＮ型チャンネル）の第７のＭＯＳＦＥＴ
のゲート電極に接続し、前記第４のＭＯＳＦＥＴのドレ
イン電極と前記第７のＭＯＳＦＥＴのドレイン電極とを
前記出力端子に接続して構成されている。
力バッファ回路は、ＴＴＬレベル信号が供給される入力
端子と前記ＴＴＬレベル信号をレベル変換して相補型Ｍ
ＯＳ回路レベル信号が出力される出力端子と第１および
第２の電圧源のそれぞれが供給される第１および第２の
電源端子のそれぞれを備えるＴＴＬレベル入力バッファ
回路において、前記第１の電源端子と前記第２の電源端
子との間にＮ型チャンネル（またはＰ型チャンネル）の
第１のＭＯＳＦＥＴ、Ｐ型チャンネル（またはＮ型チャ
ンネル）の第２のＭＯＳＦＥＴおよびＮ型チャンネル
（またはＰ型チャンネル）の第３のＭＯＳＦＥＴを前記
第１，第２および第３のＭＯＳＦＥＴの順に直列接続
し、前記第１のＭＯＳＦＥＴのゲート電極を前記第１の
電源端子に接続し、前記第２のＭＯＳＦＥＴのゲート電
極を前記入力端子に接続し、前記第３のＭＯＳＦＥＴの
ゲート電極およびドレイン電極のそれぞれをソース電極
を前記第２の電圧源に接続したＮ型チャンネル（または
Ｐ型チャンネル）の第４のＭＯＳＦＥＴのゲート電極に
接続し、前記第１の電源端子と前記第２の電源端子との
間にＰ型チャンネル（またはＮ型チャンネル）の第５の
ＭＯＳＦＥＴとＮ型チャンネル（またはＰ型チャンネ
ル）の第６のＭＯＳＦＥＴとを前記第５および第６のＭ
ＯＳＦＥＴの順に直列接続し、前記第６のＭＯＳＦＥＴ
のゲート電極を前記入力端子に接続し、前記第５のＭＯ
ＳＦＥＴのゲート電極およびドレイン電極のそれぞれを
ソース電極を前記第１の電源端子に接続されたＰ型チャ
ンネル（またはＮ型チャンネル）の第７のＭＯＳＦＥＴ
のゲート電極に接続し、前記第４のＭＯＳＦＥＴのドレ
イン電極と前記第７のＭＯＳＦＥＴのドレイン電極とを
前記出力端子に接続して構成されている。
【０００５】また、さらに前記第３のＭＯＳＦＥＴと前
記第２の電源端子との間にＮ型チャンネル（またはＰ型
チャンネル）の第８のＭＯＳＦＥＴを接続し、前記第４
のＭＯＳＦＥＴと前記第２の電極端子との間にＮ型チャ
ンネル（またはＰ型チャンネル）の第９のＭＯＳＦＥＴ
を接続し、前記第８のＭＯＳＦＥＴのゲート電極および
ドレイン電極のそれぞれを前記第９のＭＯＳＦＥＴのゲ
ート電極に接続して構成されてもよい。
記第２の電源端子との間にＮ型チャンネル（またはＰ型
チャンネル）の第８のＭＯＳＦＥＴを接続し、前記第４
のＭＯＳＦＥＴと前記第２の電極端子との間にＮ型チャ
ンネル（またはＰ型チャンネル）の第９のＭＯＳＦＥＴ
を接続し、前記第８のＭＯＳＦＥＴのゲート電極および
ドレイン電極のそれぞれを前記第９のＭＯＳＦＥＴのゲ
ート電極に接続して構成されてもよい。
【０００６】また、さらに前記第５のＭＯＳＦＥＴと前
記第１の電源端子との間にＰ型チャンネル（またはＮ型
チャンネル）の第１０のＭＯＳＦＥＴを接続し、前記第
７のＭＯＳＦＥＴと前記第１の電源端子との間にＰ型チ
ャンネル（またはＮ型チャンネル）の第１１のＭＯＳＦ
ＥＴ接続し前記第１０のＭＯＳＦＥＴのゲート電極およ
びドレイン電極のそれぞれを前記第１１のＭＯＳＦＥＴ
のゲート電極に接続して構成されてもよい。
記第１の電源端子との間にＰ型チャンネル（またはＮ型
チャンネル）の第１０のＭＯＳＦＥＴを接続し、前記第
７のＭＯＳＦＥＴと前記第１の電源端子との間にＰ型チ
ャンネル（またはＮ型チャンネル）の第１１のＭＯＳＦ
ＥＴ接続し前記第１０のＭＯＳＦＥＴのゲート電極およ
びドレイン電極のそれぞれを前記第１１のＭＯＳＦＥＴ
のゲート電極に接続して構成されてもよい。
【０００７】また、さらに前記第５のＭＯＳＦＥＴと前
記第１の電源端子との間にＰ型チャンネル（またはＮ型
チャンネル）の第１０のＭＯＳＦＥＴを接続し、前記第
７のＭＯＳＦＥＴと前記第１の電源端子との間にＰ型チ
ャンネル（またはＮ型チャンネル）の第１１のＭＯＳＦ
ＥＴ接続し前記第１０のＭＯＳＦＥＴのゲート電極およ
びドレイン電極のそれぞれを前記第１１のＭＯＳＦＥＴ
のゲート電極に接続して構成されてもよい。
記第１の電源端子との間にＰ型チャンネル（またはＮ型
チャンネル）の第１０のＭＯＳＦＥＴを接続し、前記第
７のＭＯＳＦＥＴと前記第１の電源端子との間にＰ型チ
ャンネル（またはＮ型チャンネル）の第１１のＭＯＳＦ
ＥＴ接続し前記第１０のＭＯＳＦＥＴのゲート電極およ
びドレイン電極のそれぞれを前記第１１のＭＯＳＦＥＴ
のゲート電極に接続して構成されてもよい。
【０００８】また、さらに前記第２のＭＯＳＦＥＴの基
板電極を前記第１の電極端子に接続した構成であっても
よい。
板電極を前記第１の電極端子に接続した構成であっても
よい。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１０】本発明の第１の実施例のＴＴＬレベル入力
バッファ回路の回路図を示す図１を参照すると、本実施
のＴＴＬレベル入力バッファ回路は、入力信号ＶＩＮの
供給を受ける入力端子３１からＰＭＯＳ２およびＮＭＯ
Ｓ６に入力され上記ＰＭＯＳ２のソースはＮＭＯＳ１を
介して電源端子２０に接続される。さらにＮＭＯＳ３の
ドレインおよびゲートは共通に接続されＮＭＯＳ４のゲ
ートに接続される。ＮＭＯＳ３およびＮＭＯＳ４のソー
スは接地端子２１に接続される。一方ＮＭＯＳ６のドレ
インはＰＭＯＳ７およびＰＭＯＳ５のゲートのそれぞれ
ならびにＰＭＯＳ５のドレインに接続され、上記ＰＭＯ
Ｓ７およびＰＭＯＳ５のソースは電源端子２０に接続さ
れている。このＴＴＬレベル入力バッファ回路の出力端
子３２はＰＭＯＳ７およびＮＭＯＳ４のドレインのそれ
ぞれに接続して出力信号ＶＯＵＴを出力する構成であ
る。この実施例で使用されるＮＭＯＳおよびＰＭＯＳの
ＬおよびＷは同一とする。
バッファ回路の回路図を示す図１を参照すると、本実施
のＴＴＬレベル入力バッファ回路は、入力信号ＶＩＮの
供給を受ける入力端子３１からＰＭＯＳ２およびＮＭＯ
Ｓ６に入力され上記ＰＭＯＳ２のソースはＮＭＯＳ１を
介して電源端子２０に接続される。さらにＮＭＯＳ３の
ドレインおよびゲートは共通に接続されＮＭＯＳ４のゲ
ートに接続される。ＮＭＯＳ３およびＮＭＯＳ４のソー
スは接地端子２１に接続される。一方ＮＭＯＳ６のドレ
インはＰＭＯＳ７およびＰＭＯＳ５のゲートのそれぞれ
ならびにＰＭＯＳ５のドレインに接続され、上記ＰＭＯ
Ｓ７およびＰＭＯＳ５のソースは電源端子２０に接続さ
れている。このＴＴＬレベル入力バッファ回路の出力端
子３２はＰＭＯＳ７およびＮＭＯＳ４のドレインのそれ
ぞれに接続して出力信号ＶＯＵＴを出力する構成であ
る。この実施例で使用されるＮＭＯＳおよびＰＭＯＳの
ＬおよびＷは同一とする。
【００１１】次に、本発明の第１の実施例のＴＴＬレベ
ル入力バッファ回路の動作を説明する。入力信号ＶＩＮ
がハイレベルのときＰＭＯＳ２はオフするため電流が流
れない。よって節点２３の電位はＮＭＯＳ３のＶＴにま
でさがりＮＭＯＳ４にも電流は流れない。しかしＮＭＯ
Ｓ６はオンしているため電流が流れ、節点２４の電位は
電源電圧（ＶＤＤ）よりも｜ＶＴＰ｜以上に下がるため
ＰＭＯＳ７に電流がながれる。これによって、出力信号
ＶＯＵＴはハイレベルとなる。入力信号ＶＩＮがローレ
ベルのときは、ＰＭＯＳ２はオンし、ＮＭＯＳ３に流れ
る電流とほぼ同じの電流がＮＭＯＳ４に流れる（カレン
トミラ作用）．ＮＭＯＳ６はオフするためＰＭＯＳ５お
よび７には電流が流れない。したがって出力信号ＶＯＵ
Ｔはローレベルになる。
ル入力バッファ回路の動作を説明する。入力信号ＶＩＮ
がハイレベルのときＰＭＯＳ２はオフするため電流が流
れない。よって節点２３の電位はＮＭＯＳ３のＶＴにま
でさがりＮＭＯＳ４にも電流は流れない。しかしＮＭＯ
Ｓ６はオンしているため電流が流れ、節点２４の電位は
電源電圧（ＶＤＤ）よりも｜ＶＴＰ｜以上に下がるため
ＰＭＯＳ７に電流がながれる。これによって、出力信号
ＶＯＵＴはハイレベルとなる。入力信号ＶＩＮがローレ
ベルのときは、ＰＭＯＳ２はオンし、ＮＭＯＳ３に流れ
る電流とほぼ同じの電流がＮＭＯＳ４に流れる（カレン
トミラ作用）．ＮＭＯＳ６はオフするためＰＭＯＳ５お
よび７には電流が流れない。したがって出力信号ＶＯＵ
Ｔはローレベルになる。
【００１２】この実施例において節点２２の電位は、
（ＶＤＤ−ＶＴＮ）となっているためＰＭＯＳ２は入力
信号ＶＩＮが（ＶＤＤ−ＶＴＮ＋ＶＴＰ）にならないと
オンしないことになる。つまりみかけ上のＰＭＯＳ２の
ＶＴＰをＸＶＴＰとするとＸＶＴＰ＝ＶＴＰ−ＶＴＮ
（ＶＴＰは負の値）となる。ＶＴＨの｜ＶＴＰ｜依存性
を示す図２を再び参照すると、従来例のＶＴＨは、ＶＴ
Ｎが大きいとき｜ＶＴＰ｜が小さいと悪化する。ところ
が本発明ではＶＴＮが大きいと｜ＸＶＴＰ｜も大きくな
る。また、従来例ではＶＴＮが小さいとき｜ＶＴＰ｜が
大きいとＶＴＨは悪化するが、本発明ではＶＴＮが小さ
いときは｜ＸＶＴＰ｜も小さくなるので、ＶＴＨのＭＯ
ＳＦＥＴのＶＴＮおよびＶＴＰの製造時のバラツキの影
響を小さくすることが可能となる（図２参照）。
（ＶＤＤ−ＶＴＮ）となっているためＰＭＯＳ２は入力
信号ＶＩＮが（ＶＤＤ−ＶＴＮ＋ＶＴＰ）にならないと
オンしないことになる。つまりみかけ上のＰＭＯＳ２の
ＶＴＰをＸＶＴＰとするとＸＶＴＰ＝ＶＴＰ−ＶＴＮ
（ＶＴＰは負の値）となる。ＶＴＨの｜ＶＴＰ｜依存性
を示す図２を再び参照すると、従来例のＶＴＨは、ＶＴ
Ｎが大きいとき｜ＶＴＰ｜が小さいと悪化する。ところ
が本発明ではＶＴＮが大きいと｜ＸＶＴＰ｜も大きくな
る。また、従来例ではＶＴＮが小さいとき｜ＶＴＰ｜が
大きいとＶＴＨは悪化するが、本発明ではＶＴＮが小さ
いときは｜ＸＶＴＰ｜も小さくなるので、ＶＴＨのＭＯ
ＳＦＥＴのＶＴＮおよびＶＴＰの製造時のバラツキの影
響を小さくすることが可能となる（図２参照）。
【００１３】図２では比較のため、一点鎖線で従来例の
ＶＴＨを示す。｜ＶＴＰ｜が高いとき（｜ＶＴＰ｜＝
１．１Ｖ）従来例のＴＴＬレベル入力バッファ回路のノ
イズマージンは０．３Ｖであったが本発明の第１の実施
例のＴＴＬレベル入力バッファ回路のノイズマージンは
０．４６Ｖであり、｜ＶＴＰ｜が低いとき（｜ＶＴＰ｜
＝０．５Ｖ）従来例のノイズマージンは０．２９Ｖであ
ったが本実施例のノイズマージンは０．４Ｖと大巾に向
上する。
ＶＴＨを示す。｜ＶＴＰ｜が高いとき（｜ＶＴＰ｜＝
１．１Ｖ）従来例のＴＴＬレベル入力バッファ回路のノ
イズマージンは０．３Ｖであったが本発明の第１の実施
例のＴＴＬレベル入力バッファ回路のノイズマージンは
０．４６Ｖであり、｜ＶＴＰ｜が低いとき（｜ＶＴＰ｜
＝０．５Ｖ）従来例のノイズマージンは０．２９Ｖであ
ったが本実施例のノイズマージンは０．４Ｖと大巾に向
上する。
【００１４】次に、本発明の第２の実施例のＴＴＬレベ
ル入力バッファ回路を説明する。この実施例の回路図を
示す図３を参照すると、ＮＭＯＳ３と接地端子２１との
間にＮＭＯＳ８を、ＮＭＯＳ４と接地端子２１との間に
それぞれ追加し、上記ＮＭＯＳ８のドレインおよびゲー
トと上記ＮＭＯＳ９のゲートを接続しさらにＰＭＯＳ７
と電源端子２０との間にＰＭＯＳ１１を、ＰＭＯＳ５と
電源端子２０との間にＰＭＯＳ１０をそれぞれ追加し上
記ＰＭＯＳ１０のドレインおよびゲートと上記ＰＭＯＳ
１１のゲートを接続した以外は本発明の第１の実施例の
ＴＴＬレベル入力バッファ回路と同一の構成であるので
同じ構成要素には同一参照符号が付してある。本実施例
の動作については第１の実施例のＴＴＬレベル入力バッ
ファ回路と同じであるので説明は省略する。
ル入力バッファ回路を説明する。この実施例の回路図を
示す図３を参照すると、ＮＭＯＳ３と接地端子２１との
間にＮＭＯＳ８を、ＮＭＯＳ４と接地端子２１との間に
それぞれ追加し、上記ＮＭＯＳ８のドレインおよびゲー
トと上記ＮＭＯＳ９のゲートを接続しさらにＰＭＯＳ７
と電源端子２０との間にＰＭＯＳ１１を、ＰＭＯＳ５と
電源端子２０との間にＰＭＯＳ１０をそれぞれ追加し上
記ＰＭＯＳ１０のドレインおよびゲートと上記ＰＭＯＳ
１１のゲートを接続した以外は本発明の第１の実施例の
ＴＴＬレベル入力バッファ回路と同一の構成であるので
同じ構成要素には同一参照符号が付してある。本実施例
の動作については第１の実施例のＴＴＬレベル入力バッ
ファ回路と同じであるので説明は省略する。
【００１５】図４に第１の実施例の出力段の電流特性を
示す。これは出力端子３２に１／２ＶＤＤの電圧を出力
している時のものである。この状態から入力信号ＶＩＮ
の電圧によってたとえばＮＭＯＳのカーブが微小にさが
ってＰＭＯＳのカーブが微小に上がることによって交点
は右へ移動する。しかしカーブの飽和領域が傾きをもっ
ているため、交点の移動量は大きくない。次に図９に第
２の実施例の出力段の電流特性を示す。いわゆるカスコ
ード型のカレントミラー回路では飽和領域でのカーブの
傾きが非常に小さいため交点の移動量は大きい。したが
って、ＴＴＬレベル入力バッファ回路の出力段の出力特
性は良くなり、出力がハイレベルでもローレベルでもな
い中間のレベルを出すような入力電圧範囲が狭くなり入
力レベルの判別能力が向上する。
示す。これは出力端子３２に１／２ＶＤＤの電圧を出力
している時のものである。この状態から入力信号ＶＩＮ
の電圧によってたとえばＮＭＯＳのカーブが微小にさが
ってＰＭＯＳのカーブが微小に上がることによって交点
は右へ移動する。しかしカーブの飽和領域が傾きをもっ
ているため、交点の移動量は大きくない。次に図９に第
２の実施例の出力段の電流特性を示す。いわゆるカスコ
ード型のカレントミラー回路では飽和領域でのカーブの
傾きが非常に小さいため交点の移動量は大きい。したが
って、ＴＴＬレベル入力バッファ回路の出力段の出力特
性は良くなり、出力がハイレベルでもローレベルでもな
い中間のレベルを出すような入力電圧範囲が狭くなり入
力レベルの判別能力が向上する。
【００１６】
【発明の効果】以上説明したように本発明は入力信号を
ゲート電極に接続したＰ型チャンネル（またはＮ型チャ
ンネル）のＭＯＳＦＥＴのソース電位をＮ型チャンネル
（またはＰ型チャンネル）のＭＯＳＦＥＴの閾値電圧分
電源電圧から降下させることによって入力論理閾値のそ
れぞれのＭＯＳＦＥＴの製造上のバラツキによる変動を
小さくおさえることができる。これによってＴＴＬレベ
ルの規格値に対するノイズマージンは０．２９Ｖおよび
０．３０Ｖであったものが０．４０Ｖおよび０．４６Ｖ
と向上する効果を有する。
ゲート電極に接続したＰ型チャンネル（またはＮ型チャ
ンネル）のＭＯＳＦＥＴのソース電位をＮ型チャンネル
（またはＰ型チャンネル）のＭＯＳＦＥＴの閾値電圧分
電源電圧から降下させることによって入力論理閾値のそ
れぞれのＭＯＳＦＥＴの製造上のバラツキによる変動を
小さくおさえることができる。これによってＴＴＬレベ
ルの規格値に対するノイズマージンは０．２９Ｖおよび
０．３０Ｖであったものが０．４０Ｖおよび０．４６Ｖ
と向上する効果を有する。
【図１】本発明の第１の実施例のＴＴＬレベル入力バッ
ファ回路の回路図である。
ファ回路の回路図である。
【図２】本発明の第１の実施例のＴＴＬレベル入力バッ
ファ回路の入力論理閾値のＭＯＳＦＥＴの閾値依存性の
図である。
ファ回路の入力論理閾値のＭＯＳＦＥＴの閾値依存性の
図である。
【図３】本発明の第２の実施例のＴＴＬレベル入力バッ
ファ回路の回路図である。
ファ回路の回路図である。
【図４】本発明の第１の実施例のＴＴＬレベル入力バッ
ファ回路の出力段の電流−出力電圧特性を示す図であ
る。
ファ回路の出力段の電流−出力電圧特性を示す図であ
る。
【図５】従来例のＴＴＬレベル入力バッファ回路の回路
図である。
図である。
【図６】従来のＴＴＬレベル入力バッファ回路の入力−
出力特性を示す図である。
出力特性を示す図である。
【図７】従来のＴＴＬレベル入力バッファ回路の入力論
理閾値のチャンネル巾依存性の図である。
理閾値のチャンネル巾依存性の図である。
【図８】従来のＴＴＬレベル入力バッファ回路の入力論
理閾値のＭＯＳＦＥＴの閾値依存性を示す図である。
理閾値のＭＯＳＦＥＴの閾値依存性を示す図である。
【図９】本発明の第２の実施例のＴＴＬレベル入力バッ
ファ回路の出力段の電流−出力電圧特性を示す図であ
る。
ファ回路の出力段の電流−出力電圧特性を示す図であ
る。
１，３，４，６，８，９，ＮＭＯＳ Ｎ型チャンネル
ＭＯＳＦＥＴ ２，５，７，１０，１１，ＰＭＯＳ Ｐ型チャンネル
ＭＯＳＦＥＴ ２０，５０ ＶＤＤ電源端子 ２１，５１ 接地端子 ２２，２３，２４ 節点 ３１，５４ 入力端子 ３２，５５ 出力端子 Ｌ ＭＯＳＦＥＴのチャンネル長 ＶＩＮ 入力信号 ＶＯＵＴ 出力信号 ＶＴＨ 論理閾値 ＶＴＮ Ｎ型チャンネルＭＯＳＦＥＴの閾値 ＶＴＰ Ｐ型チャンネルＭＯＳＦＥＴの閾値 ＶＤＤ 電源 Ｗ ＭＯＳＦＥＴのチャンネル巾 ＸＶＴＰ ＰＭＯＳ２の見かけの閾値
ＭＯＳＦＥＴ ２，５，７，１０，１１，ＰＭＯＳ Ｐ型チャンネル
ＭＯＳＦＥＴ ２０，５０ ＶＤＤ電源端子 ２１，５１ 接地端子 ２２，２３，２４ 節点 ３１，５４ 入力端子 ３２，５５ 出力端子 Ｌ ＭＯＳＦＥＴのチャンネル長 ＶＩＮ 入力信号 ＶＯＵＴ 出力信号 ＶＴＨ 論理閾値 ＶＴＮ Ｎ型チャンネルＭＯＳＦＥＴの閾値 ＶＴＰ Ｐ型チャンネルＭＯＳＦＥＴの閾値 ＶＤＤ 電源 Ｗ ＭＯＳＦＥＴのチャンネル巾 ＸＶＴＰ ＰＭＯＳ２の見かけの閾値
Claims (4)
- 【請求項１】 ＴＴＬレベル信号が供給される入力端子
と前記ＴＴＬレベル信号をレベル変換して相補型ＭＯＳ
回路レベル信号が出力される出力端子と第１および第２
の電圧源のそれぞれが供給される第１および第２の電源
端子のそれぞれを備えるＴＴＬレベル入力バッファ回路
において、前記第１の電源端子と前記第２の電源端子と
の間にＮ型チャンネル（またはＰ型チャンネル）の第１
のＭＯＳＦＥＴ、Ｐ型チャンネル（またはＮ型チャンネ
ル）の第２のＭＯＳＦＥＴおよびＮ型チャンネル（また
はＰ型チャンネル）の第３のＭＯＳＦＥＴを前記第１，
第２および第３のＭＯＳＦＥＴの順に直列接続し、前記
第１のＭＯＳＦＥＴのゲート電極を前記第１の電源端子
に接続し、前記第２のＭＯＳＦＥＴのゲート電極を前記
入力端子に接続し、前記第３のＭＯＳＦＥＴのゲート電
極およびドレイン電極のそれぞれをソース電極を前記第
２の電圧源に接続したＮ型チャンネル（またはＰ型チャ
ンネル）の第４のＭＯＳＦＥＴのゲート電極に接続し、
前記第１の電源端子と前記第２の電源端子との間にＰ型
チャンネル（またはＮ型チャンネル）の第５のＭＯＳＦ
ＥＴとＮ型チャンネル（またはＰ型チャンネル）の第６
のＭＯＳＦＥＴとを前記第５および第６のＭＯＳＦＥＴ
の順に直列接続し、前記第６のＭＯＳＦＥＴのゲート電
極を前記入力端子に接続し、前記第５のＭＯＳＦＥＴの
ゲート電極およびドレイン電極のそれぞれをソース電極
を前記第１の電源端子に接続されたＰ型チャンネル（ま
たはＮ型チャンネル）の第７のＭＯＳＦＥＴのゲート電
極に接続し、前記第４のＭＯＳＦＥＴのドレイン電極と
前記第７のＭＯＳＦＥＴのドレイン電極とを前記出力端
子に接続して構成することを特徴とするＴＴＬレベル入
力バッファ回路。 - 【請求項２】 前記第３のＭＯＳＦＥＴと前記第２の電
源端子との間にＮ型チャンネル（またはＰ型チャンネ
ル）の第８のＭＯＳＦＥＴを接続し、前記第４のＭＯＳ
ＦＥＴと前記第２の電極端子との間にＮ型チャンネル
（またはＰ型チャンネル）の第９のＭＯＳＦＥＴを接続
し、前記第８のＭＯＳＦＥＴのゲート電極およびドレイ
ン電極のそれぞれを前記第９のＭＯＳＦＥＴのゲート電
極に接続して構成することを特徴とする請求項１記載の
ＴＴＬレベル入力バッファ回路。 - 【請求項３】 前記第５のＭＯＳＦＥＴと前記第１の電
源端子との間にＰ型チャンネル（またはＮ型チャンネ
ル）の第１０のＭＯＳＦＥＴを接続し、前記第７のＭＯ
ＳＦＥＴと前記第１の電源端子との間にＰ型チャンネル
（またはＮ型チャンネル）の第１１のＭＯＳＦＥＴを接
続し前記第１０のＭＯＳＦＥＴのゲート電極およびドレ
イン電極のそれぞれを前記第１１のＭＯＳＦＥＴのゲー
ト電極に接続して構成することを特徴とする請求項１ま
たは２記載のＴＴＬレベル入力バッファ回路。 - 【請求項４】 前記第２のＭＯＳＦＥＴの基板電極を前
記第１の電源端子に接続したことを特徴とする請求項
１，２または３記載のＴＴＬレベル入力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4150174A JPH05343978A (ja) | 1992-06-10 | 1992-06-10 | Ｔｔｌレベル入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4150174A JPH05343978A (ja) | 1992-06-10 | 1992-06-10 | Ｔｔｌレベル入力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343978A true JPH05343978A (ja) | 1993-12-24 |
Family
ID=15491123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4150174A Withdrawn JPH05343978A (ja) | 1992-06-10 | 1992-06-10 | Ｔｔｌレベル入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343978A (ja) |
-
1992
- 1992-06-10 JP JP4150174A patent/JPH05343978A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |