JPH05343623A - 半導体装置の抵抗値調整方法 - Google Patents
半導体装置の抵抗値調整方法Info
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- JPH05343623A JPH05343623A JP14966892A JP14966892A JPH05343623A JP H05343623 A JPH05343623 A JP H05343623A JP 14966892 A JP14966892 A JP 14966892A JP 14966892 A JP14966892 A JP 14966892A JP H05343623 A JPH05343623 A JP H05343623A
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- resistor
- potential
- cathode
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Abstract
(57)【要約】
【目的】本発明は半導体装置を構成する基板上に形成さ
れた抵抗の抵抗値を、ツェナーダイオードをザップする
か否かにより調整可能とした半導体装置において、前記
ツェナーダイオードを確実にザップ可能とし、かつザッ
プ後の抵抗には回路設計上の制約を生じさせない抵抗値
の調整方法を提供することを目的とする。 【構成】抵抗値調節用抵抗に直列に接続されたツェナー
ダイオードのカソードに定電圧が供給され、前記ツェナ
ーダイオードのアノードからザップ装置を介して前記カ
ソードにザップ電流が流されて該ツェナーダイオードが
ザップされることにより、前記抵抗値調節用抵抗が被調
節抵抗に並列に接続されて該被調節抵抗の抵抗値が調整
される。
れた抵抗の抵抗値を、ツェナーダイオードをザップする
か否かにより調整可能とした半導体装置において、前記
ツェナーダイオードを確実にザップ可能とし、かつザッ
プ後の抵抗には回路設計上の制約を生じさせない抵抗値
の調整方法を提供することを目的とする。 【構成】抵抗値調節用抵抗に直列に接続されたツェナー
ダイオードのカソードに定電圧が供給され、前記ツェナ
ーダイオードのアノードからザップ装置を介して前記カ
ソードにザップ電流が流されて該ツェナーダイオードが
ザップされることにより、前記抵抗値調節用抵抗が被調
節抵抗に並列に接続されて該被調節抵抗の抵抗値が調整
される。
Description
【０００１】
【産業上の利用分野】この発明は半導体基板上に形成さ
れる抵抗の抵抗値調整方法に関するものである。
れる抵抗の抵抗値調整方法に関するものである。
【０００２】近年の半導体装置はその動作の高速化及び
高精度化が益々要求されている。従って、その半導体装
置を構成する半導体基板上に形成される抵抗の抵抗値の
精度を向上させる必要がある。
高精度化が益々要求されている。従って、その半導体装
置を構成する半導体基板上に形成される抵抗の抵抗値の
精度を向上させる必要がある。
【０００３】
【従来の技術】半導体装置における抵抗値の調整方法の
従来例を図３〜図６に従って説明すると、図３に示すよ
うに被調整抵抗Ｒ１には抵抗値調整用抵抗Ｒ２とツェナ
ーダイオードＺＤ１との直列回路と、抵抗値調整用抵抗
Ｒ３とツェナーダイオードＺＤ２との直列回路が並列に
接続されている。
従来例を図３〜図６に従って説明すると、図３に示すよ
うに被調整抵抗Ｒ１には抵抗値調整用抵抗Ｒ２とツェナ
ーダイオードＺＤ１との直列回路と、抵抗値調整用抵抗
Ｒ３とツェナーダイオードＺＤ２との直列回路が並列に
接続されている。
【０００４】前記ツェナーダイオードＺＤ１，ＺＤ２の
降伏電圧は電源Ｖccより充分高い電圧に設定され、同ツ
ェナーダイオードＺＤ１，ＺＤ２が正常に動作する状態
おいて、この回路が電源Ｖccに基づいて動作している場
合には、抵抗Ｒ２，Ｒ３には電流は流れず、従って抵抗
Ｒ２，Ｒ３が抵抗Ｒ１に対し並列に接続されない状態と
なる。
降伏電圧は電源Ｖccより充分高い電圧に設定され、同ツ
ェナーダイオードＺＤ１，ＺＤ２が正常に動作する状態
おいて、この回路が電源Ｖccに基づいて動作している場
合には、抵抗Ｒ２，Ｒ３には電流は流れず、従って抵抗
Ｒ２，Ｒ３が抵抗Ｒ１に対し並列に接続されない状態と
なる。
【０００５】一方、ツェナーダイオードＺＤ１，ＺＤ２
のいずれかあるいは両方のカソード・アノード間に降伏
電圧より充分高い電圧を印加して同ツェナーダイオード
ＺＤ１，ＺＤ２のいずれかあるいは両方を破壊すること
により導通状態とする（以下ザップという）と、抵抗Ｒ
１に対し抵抗Ｒ２，Ｒ３のいずれかあるいは両方が並列
に接続された状態となる。
のいずれかあるいは両方のカソード・アノード間に降伏
電圧より充分高い電圧を印加して同ツェナーダイオード
ＺＤ１，ＺＤ２のいずれかあるいは両方を破壊すること
により導通状態とする（以下ザップという）と、抵抗Ｒ
１に対し抵抗Ｒ２，Ｒ３のいずれかあるいは両方が並列
に接続された状態となる。
【０００６】従って、抵抗Ｒ１に対し抵抗Ｒ２，Ｒ３の
抵抗値を充分大きな値とすれば、抵抗Ｒ１に対し抵抗Ｒ
２，Ｒ３のいずれかあるいは両方を並列に接続すること
により、同抵抗Ｒ１の抵抗値を微調整することができ
る。
抵抗値を充分大きな値とすれば、抵抗Ｒ１に対し抵抗Ｒ
２，Ｒ３のいずれかあるいは両方を並列に接続すること
により、同抵抗Ｒ１の抵抗値を微調整することができ
る。
【０００７】上記のようにツェナーダイオードＺＤ１，
ＺＤ２をザップする場合において、例えばツェナーダイ
オードＺＤ１をザップする場合には、同ツェナーダイオ
ードＺＤ１のカソードに接続されたパッド１ａにはザッ
プ装置としての電流源４からザップ電流Ｉａを供給し、
ツェナーダイオードＺＤ１のアノードに接続されたパッ
ド１ｂをグランドＧＮＤに接続する。
ＺＤ２をザップする場合において、例えばツェナーダイ
オードＺＤ１をザップする場合には、同ツェナーダイオ
ードＺＤ１のカソードに接続されたパッド１ａにはザッ
プ装置としての電流源４からザップ電流Ｉａを供給し、
ツェナーダイオードＺＤ１のアノードに接続されたパッ
ド１ｂをグランドＧＮＤに接続する。
【０００８】そして、アノード・カソード間に充分な高
電圧を印加してザップ電流Ｉａを流すようにする。とこ
ろが、上記のようなザップ方法では、抵抗Ｒ２に寄生す
るダイオードＤ１により、ツェナーダイオードＺＤ１の
カソードの電位ＶA を充分に引き上げることができない
ため、同ツェナーダイオードＺＤ１をザップすることが
できない。
電圧を印加してザップ電流Ｉａを流すようにする。とこ
ろが、上記のようなザップ方法では、抵抗Ｒ２に寄生す
るダイオードＤ１により、ツェナーダイオードＺＤ１の
カソードの電位ＶA を充分に引き上げることができない
ため、同ツェナーダイオードＺＤ１をザップすることが
できない。
【０００９】すなわち、図５に示すように抵抗Ｒ１はＮ
型拡散領域２内に形成されたＰ型拡散領域３ａの両端部
に端子４ａ，４ｂが形成され、一方の端子４ａが前記ツ
ェナーダイオードＺＤ１のカソードに接続される。
型拡散領域２内に形成されたＰ型拡散領域３ａの両端部
に端子４ａ，４ｂが形成され、一方の端子４ａが前記ツ
ェナーダイオードＺＤ１のカソードに接続される。
【００１０】しかし、前記Ｐ型拡散領域３ａとＮ型拡散
領域２とのＰＮ接合によりダイオードＤ１が寄生するた
め、Ｎ型拡散領域２の電位ＶH を電源Ｖccのレベルとす
ると、ツェナーダイオードＺＤ１のカソード電位ＶA は
電位ＶH よりダイオードＤ１の順方向電圧降下ＶD1分高
い電位にクランプされてしまう。
領域２とのＰＮ接合によりダイオードＤ１が寄生するた
め、Ｎ型拡散領域２の電位ＶH を電源Ｖccのレベルとす
ると、ツェナーダイオードＺＤ１のカソード電位ＶA は
電位ＶH よりダイオードＤ１の順方向電圧降下ＶD1分高
い電位にクランプされてしまう。
【００１１】すなわち、前記電流源４から供給されるザ
ップ電流Ｉａは抵抗Ｒ２を構成するＰ型拡散領域３ａか
らその周囲のＮ型拡散領域２を介して電源Ｖccに流れる
ため、ツェナーダイオードＺＤ１を確実にザップするこ
とができない。
ップ電流Ｉａは抵抗Ｒ２を構成するＰ型拡散領域３ａか
らその周囲のＮ型拡散領域２を介して電源Ｖccに流れる
ため、ツェナーダイオードＺＤ１を確実にザップするこ
とができない。
【００１２】そこで、図４に示すように前記ザップ電流
ＩａがダイオードＤ１を介して電位ＶH に向かって逆流
しないように、ダイオードＤ２を介在させる構成が提案
されている。
ＩａがダイオードＤ１を介して電位ＶH に向かって逆流
しないように、ダイオードＤ２を介在させる構成が提案
されている。
【００１３】
【発明が解決しようとする課題】しかし、図４に示す構
成ではツェナーダイオードＺＤ１をザップして抵抗Ｒ１
に対し抵抗Ｒ２が並列に接続された状態とした後は、そ
のカソード電位ＶA が前記電位ＶH より前記ダイオード
Ｄ２の順方向電圧降下ＶD2分低い電圧より高くならない
ようにする必要がある。
成ではツェナーダイオードＺＤ１をザップして抵抗Ｒ１
に対し抵抗Ｒ２が並列に接続された状態とした後は、そ
のカソード電位ＶA が前記電位ＶH より前記ダイオード
Ｄ２の順方向電圧降下ＶD2分低い電圧より高くならない
ようにする必要がある。
【００１４】すなわち、カソード電位ＶA が前記電位Ｖ
H より前記ダイオードＤ２の順方向電圧降下ＶD2分低い
電圧より高くなると、寄生ダイオードＤ１に順方向電流
が流れて抵抗Ｒ１，Ｒ２で設定された合成抵抗の抵抗値
が実質的に変化してしまう。
H より前記ダイオードＤ２の順方向電圧降下ＶD2分低い
電圧より高くなると、寄生ダイオードＤ１に順方向電流
が流れて抵抗Ｒ１，Ｒ２で設定された合成抵抗の抵抗値
が実質的に変化してしまう。
【００１５】従って、図４に示す構成では抵抗Ｒ１，Ｒ
２を並列抵抗として回路内にレイアウトする場合、カソ
ード電位ＶA は、
２を並列抵抗として回路内にレイアウトする場合、カソ
ード電位ＶA は、
【００１６】
【数１】ＶA ＜ＶH −ＶD2 とする必要があり、回路設計上の制約があるという問題
点がある。
点がある。
【００１７】また、図４に示す構成では、抵抗Ｒ２，Ｒ
３のレイアウトによっては図６に示すように隣接する抵
抗Ｒ２，Ｒ３を構成するＰ型拡散領域３ａ，３ｂとその
間のＮ型拡散領域２との間にＰＮＰトランジスタＴr が
寄生する。
３のレイアウトによっては図６に示すように隣接する抵
抗Ｒ２，Ｒ３を構成するＰ型拡散領域３ａ，３ｂとその
間のＮ型拡散領域２との間にＰＮＰトランジスタＴr が
寄生する。
【００１８】そして、ツェナーダイオードＺＤ１のザッ
プ時にそのカソード電位ＶA が上昇すると、前記ＰＮＰ
トランジスタＴr がオンされてザップ電流Ｉａを吸収す
るため、ツェナーダイオードＺＤ１を確実にザップする
ことができないという問題点がある。
プ時にそのカソード電位ＶA が上昇すると、前記ＰＮＰ
トランジスタＴr がオンされてザップ電流Ｉａを吸収す
るため、ツェナーダイオードＺＤ１を確実にザップする
ことができないという問題点がある。
【００１９】この発明の目的は、半導体装置を構成する
基板上に形成された抵抗の抵抗値を、ツェナーダイオー
ドをザップするか否かにより調整可能とした半導体装置
において、前記ツェナーダイオードを確実にザップ可能
とし、かつザップ後の抵抗には回路設計上の制約を生じ
させない抵抗値の調整方法を提供することにある。
基板上に形成された抵抗の抵抗値を、ツェナーダイオー
ドをザップするか否かにより調整可能とした半導体装置
において、前記ツェナーダイオードを確実にザップ可能
とし、かつザップ後の抵抗には回路設計上の制約を生じ
させない抵抗値の調整方法を提供することにある。
【００２０】
【課題を解決するための手段】本発明は、抵抗値調節用
抵抗に直列に接続されたツェナーダイオードのカソード
に定電圧が供給され、前記ツェナーダイオードのアノー
ドからザップ装置を介して前記カソードにザップ電流が
流されて該ツェナーダイオードがザップされることによ
り、前記抵抗値調節用抵抗が被調節抵抗に並列に接続さ
れて該被調節抵抗の抵抗値が調整される。
抵抗に直列に接続されたツェナーダイオードのカソード
に定電圧が供給され、前記ツェナーダイオードのアノー
ドからザップ装置を介して前記カソードにザップ電流が
流されて該ツェナーダイオードがザップされることによ
り、前記抵抗値調節用抵抗が被調節抵抗に並列に接続さ
れて該被調節抵抗の抵抗値が調整される。
【００２１】
【作用】ツェナーダイオードのアノードからザップ装置
にザップ電流を引くことにより、ツェナーダイオードの
アノード電位が低下して同ツェナーダイオードのカソー
ドからアノードにザップ電流が流れ、同ツェナーダイオ
ードが確実にザップされる。
にザップ電流を引くことにより、ツェナーダイオードの
アノード電位が低下して同ツェナーダイオードのカソー
ドからアノードにザップ電流が流れ、同ツェナーダイオ
ードが確実にザップされる。
【００２２】
【実施例】以下、この発明を具体化した一実施例を図１
に従って説明する。なお、前記従来例と同一構成部分は
同一符号を付して説明する。
に従って説明する。なお、前記従来例と同一構成部分は
同一符号を付して説明する。
【００２３】抵抗Ｒ１には抵抗Ｒ２とツェナーダイオー
ドＺＤ１との直列回路と、抵抗Ｒ３とツェナーダイオー
ドＺＤ２との直列回路が並列に接続されている。そし
て、ツェナーダイオードＺＤ１のカソードにはパッド１
ａが接続されるとともに、ツェナーダイオードＺＤ１，
ＺＤ２のアノードにはパッド１ｂが接続され、ツェナー
ダイオードＺＤ２のカソードにはパッド１ｃが接続され
ている。
ドＺＤ１との直列回路と、抵抗Ｒ３とツェナーダイオー
ドＺＤ２との直列回路が並列に接続されている。そし
て、ツェナーダイオードＺＤ１のカソードにはパッド１
ａが接続されるとともに、ツェナーダイオードＺＤ１，
ＺＤ２のアノードにはパッド１ｂが接続され、ツェナー
ダイオードＺＤ２のカソードにはパッド１ｃが接続され
ている。
【００２４】また、抵抗Ｒ２の島電位として供給される
電位ＶH は電源Ｖccが供給されている。このような構成
において、ツェナーダイオードＺＤ１をザップする場合
にはパッド１ａ，１ｂ間に電流源４を接続し、パッド１
ａはグランドＧＮＤに接続してパッド１ｂからグランド
ＧＮＤに向かってザップ電流Ｉｃを流す。
電位ＶH は電源Ｖccが供給されている。このような構成
において、ツェナーダイオードＺＤ１をザップする場合
にはパッド１ａ，１ｂ間に電流源４を接続し、パッド１
ａはグランドＧＮＤに接続してパッド１ｂからグランド
ＧＮＤに向かってザップ電流Ｉｃを流す。
【００２５】すると、ツェナーダイオードＺＤ１のカソ
ードはグランドＧＮＤの電位に維持されるのに対し、ツ
ェナーダイオードＺＤ１のアノード電位はグランドＧＮ
Ｄの電位より大きく低下する。
ードはグランドＧＮＤの電位に維持されるのに対し、ツ
ェナーダイオードＺＤ１のアノード電位はグランドＧＮ
Ｄの電位より大きく低下する。
【００２６】この結果、ツェナーダイオードＺＤ１のカ
ソードからアノードに充分なザップ電流が流れ、同ツェ
ナーダイオードＺＤ１がザップされる。従って、上記の
ようなザップ方法によりツェナーダイオードＺＤ１が確
実にザップされ、抵抗Ｒ１に対し抵抗Ｒ２が並列に接続
された状態となって同抵抗Ｒ１の抵抗値が微調整され
る。
ソードからアノードに充分なザップ電流が流れ、同ツェ
ナーダイオードＺＤ１がザップされる。従って、上記の
ようなザップ方法によりツェナーダイオードＺＤ１が確
実にザップされ、抵抗Ｒ１に対し抵抗Ｒ２が並列に接続
された状態となって同抵抗Ｒ１の抵抗値が微調整され
る。
【００２７】そして、前記図４に示す従来例におけるダ
イオードＤ２はこのザップ方法では不要となるため、前
記従来例において存在したツェナーダイオードＺＤ１の
カソード電位ＶA の回路設計上の制約はなくなる。
イオードＤ２はこのザップ方法では不要となるため、前
記従来例において存在したツェナーダイオードＺＤ１の
カソード電位ＶA の回路設計上の制約はなくなる。
【００２８】また、図２に示すようにツェナーダイオー
ドＺＤ１，ＺＤ２のアノード側に抵抗Ｒ２，Ｒ３を接続
した場合でも、ツェナーダイオードＺＤ１をザップする
場合には同ツェナーダイオードＺＤ１のカソードに接続
されたパッド１ｄと同ツェナーダイオードＺＤ１のアノ
ードに接続されたパッド１ｅとの間に電流源４を接続
し、同パッド１ｄをグランドＧＮＤに接続する。
ドＺＤ１，ＺＤ２のアノード側に抵抗Ｒ２，Ｒ３を接続
した場合でも、ツェナーダイオードＺＤ１をザップする
場合には同ツェナーダイオードＺＤ１のカソードに接続
されたパッド１ｄと同ツェナーダイオードＺＤ１のアノ
ードに接続されたパッド１ｅとの間に電流源４を接続
し、同パッド１ｄをグランドＧＮＤに接続する。
【００２９】そして、パッド１ｅから電流源４を介して
グランドＧＮＤに向かってザップ電流Ｉｃを流すことに
より図１に示す実施例と同様にツェナーダイオードＺＤ
１を確実にザップすることができる。
グランドＧＮＤに向かってザップ電流Ｉｃを流すことに
より図１に示す実施例と同様にツェナーダイオードＺＤ
１を確実にザップすることができる。
【００３０】なお、前記実施例ではザップしようとする
ツェナーダイオードのカソードをグランドＧＮＤに接続
したが、必ずしもグランドＧＮＤに接続する必要はな
く、任意の定電圧であればよい。
ツェナーダイオードのカソードをグランドＧＮＤに接続
したが、必ずしもグランドＧＮＤに接続する必要はな
く、任意の定電圧であればよい。
【００３１】
【発明の効果】以上詳述したように、この発明は半導体
装置を構成する基板上に形成された抵抗の抵抗値を、ツ
ェナーダイオードをザップするか否かにより調整可能と
した半導体装置において、前記ツェナーダイオードを確
実にザップ可能とし、かつザップ後の抵抗には回路設計
上の制約を生じさせない抵抗値の調整方法を提供するこ
とができる優れた効果を発揮する。
装置を構成する基板上に形成された抵抗の抵抗値を、ツ
ェナーダイオードをザップするか否かにより調整可能と
した半導体装置において、前記ツェナーダイオードを確
実にザップ可能とし、かつザップ後の抵抗には回路設計
上の制約を生じさせない抵抗値の調整方法を提供するこ
とができる優れた効果を発揮する。
【図１】本発明の一実施例を示す回路図である。
【図２】本発明の別の実施例を示す回路図である。
【図３】従来例を示す回路図である。
【図４】別の従来例を示す回路図である。
【図５】従来例の抵抗を示す断面図である。
【図６】従来例の抵抗を示す断面図である。
Ｒ２，Ｒ３ 抵抗値調整用抵抗 Ｒ１ 被調整抵抗 ＺＤ１，ＺＤ２ ツェナーダイオード
Claims (1)
- 【請求項１】 抵抗値調節用抵抗に直列に接続されたツ
ェナーダイオードのカソードに定電圧を供給し、前記ツ
ェナーダイオードのアノードからザップ装置を介して前
記カソードにザップ電流を流して該ツェナーダイオード
をザップすることにより前記抵抗値調節用抵抗を被調節
抵抗に並列に接続して該被調節抵抗の抵抗値を調整する
ことを特徴とする半導体装置の抵抗値調整方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14966892A JPH05343623A (ja) | 1992-06-09 | 1992-06-09 | 半導体装置の抵抗値調整方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14966892A JPH05343623A (ja) | 1992-06-09 | 1992-06-09 | 半導体装置の抵抗値調整方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343623A true JPH05343623A (ja) | 1993-12-24 |
Family
ID=15480232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14966892A Withdrawn JPH05343623A (ja) | 1992-06-09 | 1992-06-09 | 半導体装置の抵抗値調整方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343623A (ja) |
-
1992
- 1992-06-09 JP JP14966892A patent/JPH05343623A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |