JPH05343534A - 半導体装置および半導体装置の層間膜形成方法 - Google Patents
半導体装置および半導体装置の層間膜形成方法Info
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- JPH05343534A JPH05343534A JP15044492A JP15044492A JPH05343534A JP H05343534 A JPH05343534 A JP H05343534A JP 15044492 A JP15044492 A JP 15044492A JP 15044492 A JP15044492 A JP 15044492A JP H05343534 A JPH05343534 A JP H05343534A
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Abstract
(57)【要約】
【構成】 金属配線層形成がなされた半導体素子を下層
に有する基板上に、次の配線層を形成するための層間絶
縁膜を形成した後に、その層間絶縁膜の下層の金属配線
と次に形成する金属配線との接続のために、下層の配線
金属上の層間絶縁膜の所望の位置をエッチングした後ア
ニールする。 【効果】 絶縁膜からの水分を脱離させることで、素子
の劣化を与えることのない層間膜を形成することができ
る。
に有する基板上に、次の配線層を形成するための層間絶
縁膜を形成した後に、その層間絶縁膜の下層の金属配線
と次に形成する金属配線との接続のために、下層の配線
金属上の層間絶縁膜の所望の位置をエッチングした後ア
ニールする。 【効果】 絶縁膜からの水分を脱離させることで、素子
の劣化を与えることのない層間膜を形成することができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子上に多層配
線を形成する際に行う層間膜の形成方法に係り、特に、
層間膜からの水分による素子の劣化を低減するのに好適
な層間膜形成方法および層間膜の構造に関する。
線を形成する際に行う層間膜の形成方法に係り、特に、
層間膜からの水分による素子の劣化を低減するのに好適
な層間膜形成方法および層間膜の構造に関する。
【０００２】
【従来の技術】半導体集積回路の製造においては、高集
積化に伴って多層配線技術は必須のこととなっている。
その多層配線技術の中でも、層間膜の平坦化技術におい
て、多くの絶縁膜形成法が開発されている。従来から主
に使用されている形成法は、平坦性が容易に得られるＳ
ＯＧ（有機シランを含む有機溶媒）を塗布し、アニール
を施してなだらかなＳｉＯ2層を形成する方法である。
また、最近では、化学反応を用いたＴＥＯＳ（テトラエ
トキシシラン）−ＣＶＤ法などをも併用されるようにな
ってきた。しかし、上記の方法は、膜形成温度が低いた
めに、膜中に多量の水分を含んでいることが知られてい
る。一方、ＭＯＳ素子の微細化によりホットキャリア問
題が重要な課題となってきている。特に、水分からのＯ
ＨまたはＨによるホットキャリア耐性の劣化は、信頼性
の観点から重要な問題となっている。従って、上記の塗
布方法及びＴＥＯＳ−ＣＶＤ法を用いて形成された絶縁
膜は素子の劣化の増速を招き、単独で、これらの形成法
による絶縁膜を使用することは不可能である。
積化に伴って多層配線技術は必須のこととなっている。
その多層配線技術の中でも、層間膜の平坦化技術におい
て、多くの絶縁膜形成法が開発されている。従来から主
に使用されている形成法は、平坦性が容易に得られるＳ
ＯＧ（有機シランを含む有機溶媒）を塗布し、アニール
を施してなだらかなＳｉＯ2層を形成する方法である。
また、最近では、化学反応を用いたＴＥＯＳ（テトラエ
トキシシラン）−ＣＶＤ法などをも併用されるようにな
ってきた。しかし、上記の方法は、膜形成温度が低いた
めに、膜中に多量の水分を含んでいることが知られてい
る。一方、ＭＯＳ素子の微細化によりホットキャリア問
題が重要な課題となってきている。特に、水分からのＯ
ＨまたはＨによるホットキャリア耐性の劣化は、信頼性
の観点から重要な問題となっている。従って、上記の塗
布方法及びＴＥＯＳ−ＣＶＤ法を用いて形成された絶縁
膜は素子の劣化の増速を招き、単独で、これらの形成法
による絶縁膜を使用することは不可能である。
【０００３】また、従来、配線上に直接これらの絶縁膜
を形成しない方法として、水分の透過性の低いプラズマ
ＣＶＤ法による絶縁膜と併用する方法も考えられてい
る。それは、プラズマＣＶＤ法による膜を素子領域の上
に形成した後、塗布法やＴＥＯＳ−ＣＶＤ法で膜を形成
し、アニール等を施して膜中の水分を抜いた後に、再び
プラズマＣＶＤ法で膜形成を行って、保護膜とすること
で水分の侵入を防ごうというものである。このように層
間膜を形成したものとして、実際に、ＭＯＳトランジス
タ素子上に第１層金属配線を形成し、その上にプラズマ
ＣＶＤ法による絶縁膜、ＴＥＯＳ−ＣＶＤ法による膜、
塗布法による絶縁膜の順で積層膜を形成し、アニールを
施した後に、再びプラズマＣＶＤ法で膜形成を行った。
さらに、この層間絶縁膜に第２層金属配線との接続口を
開口した後、第２層配線金属層の形成と配線パターン形
成とを行い、さらに、表面保護のプラズマＣＶＤ膜を形
成した。最後に水素雰囲気中での４００℃の熱処理を施
した。このような工程で形成した微細なＭＯＳトランジ
スタ素子の劣化特性を図５に示す。図５は、ＭＯＳトラ
ンジスタの代表的特性である相互コンダクタンスｇｍの
変動寿命を示すものである。この図から、例えばゲート
電圧３．３Ｖのとき、相互コンダクタンスｇｍの寿命は
約２カ月（約１０5分）と予測され、実際に使用するこ
とは不可能であると考えられる。同様に、ＭＯＳトラン
ジスタのしきい値電圧も同様な劣化特性を示し、同じ程
度の素子寿命を与える。すなわち、この方法も、微細Ｍ
ＯＳトランジスタ素子の劣化を防ぐ層間膜形成工程には
なっていないのが実状である。
を形成しない方法として、水分の透過性の低いプラズマ
ＣＶＤ法による絶縁膜と併用する方法も考えられてい
る。それは、プラズマＣＶＤ法による膜を素子領域の上
に形成した後、塗布法やＴＥＯＳ−ＣＶＤ法で膜を形成
し、アニール等を施して膜中の水分を抜いた後に、再び
プラズマＣＶＤ法で膜形成を行って、保護膜とすること
で水分の侵入を防ごうというものである。このように層
間膜を形成したものとして、実際に、ＭＯＳトランジス
タ素子上に第１層金属配線を形成し、その上にプラズマ
ＣＶＤ法による絶縁膜、ＴＥＯＳ−ＣＶＤ法による膜、
塗布法による絶縁膜の順で積層膜を形成し、アニールを
施した後に、再びプラズマＣＶＤ法で膜形成を行った。
さらに、この層間絶縁膜に第２層金属配線との接続口を
開口した後、第２層配線金属層の形成と配線パターン形
成とを行い、さらに、表面保護のプラズマＣＶＤ膜を形
成した。最後に水素雰囲気中での４００℃の熱処理を施
した。このような工程で形成した微細なＭＯＳトランジ
スタ素子の劣化特性を図５に示す。図５は、ＭＯＳトラ
ンジスタの代表的特性である相互コンダクタンスｇｍの
変動寿命を示すものである。この図から、例えばゲート
電圧３．３Ｖのとき、相互コンダクタンスｇｍの寿命は
約２カ月（約１０5分）と予測され、実際に使用するこ
とは不可能であると考えられる。同様に、ＭＯＳトラン
ジスタのしきい値電圧も同様な劣化特性を示し、同じ程
度の素子寿命を与える。すなわち、この方法も、微細Ｍ
ＯＳトランジスタ素子の劣化を防ぐ層間膜形成工程には
なっていないのが実状である。
【０００４】
【発明が解決しようとする課題】上述のように、従来技
術では、ＳＯＧの塗布法またはＴＥＯＳ−ＣＶＤ法によ
る絶縁膜でも、あるいはプラズマＣＶＤ法による絶縁膜
と併用するものでも、絶縁膜からの水分による素子の劣
化を防止できないという問題があった。
術では、ＳＯＧの塗布法またはＴＥＯＳ−ＣＶＤ法によ
る絶縁膜でも、あるいはプラズマＣＶＤ法による絶縁膜
と併用するものでも、絶縁膜からの水分による素子の劣
化を防止できないという問題があった。
【０００５】本発明の目的は、上記した層間膜の構成を
塗布法やＴＥＯＳ−ＣＶＤ法で形成される絶縁膜を用い
た構成としても、素子の劣化を与えることがない層間膜
の形成ができる方法を提供することにある。
塗布法やＴＥＯＳ−ＣＶＤ法で形成される絶縁膜を用い
た構成としても、素子の劣化を与えることがない層間膜
の形成ができる方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するため、半導体素子を形成した後もしくは半導体素
子を絶縁膜で被覆し、接続穴を開口して配線金属により
接続した後に、該素子および該配線金属上に絶縁膜を形
成した後に、該層間絶縁膜の所望の位置に第２層配線金
属パターンとの接続のためにエッチングする前、あるい
はエッチングした後、あるいは第２層配線金属パターン
形成後に、常圧あるいは減圧雰囲気でアニールすること
を特徴とするものである。
成するため、半導体素子を形成した後もしくは半導体素
子を絶縁膜で被覆し、接続穴を開口して配線金属により
接続した後に、該素子および該配線金属上に絶縁膜を形
成した後に、該層間絶縁膜の所望の位置に第２層配線金
属パターンとの接続のためにエッチングする前、あるい
はエッチングした後、あるいは第２層配線金属パターン
形成後に、常圧あるいは減圧雰囲気でアニールすること
を特徴とするものである。
【０００７】
【作用】上記の構成により、層間絶縁膜の中に取り込ま
れた水分を、上層のＳｉＯ2膜が厚くない段階でアニー
ルすることにより、ＳｉＯ2ごしに抜き去るので、従来
技術と異なり層間絶縁膜からの水分の影響がなくなり、
この効果として水分によるホットキャリアの問題が生じ
ない。
れた水分を、上層のＳｉＯ2膜が厚くない段階でアニー
ルすることにより、ＳｉＯ2ごしに抜き去るので、従来
技術と異なり層間絶縁膜からの水分の影響がなくなり、
この効果として水分によるホットキャリアの問題が生じ
ない。
【０００８】
【実施例】実施例１：以下の構成で、ＭＯＳ型トランジ
スタを含む半導体集積回路を形成した。すなわち、ＭＯ
Ｓトランジスタの構成として、ゲート電極を燐ドープポ
リシリコン（３０００Å）、ゲート酸化膜をドライ酸化
によるＳｉＯ2（１１０Å）を用い、その上に第１層間
膜としてＣＶＤ−ＳｉＯ2膜を形成し、８５０℃でアニ
ールしてある。この第１層間膜のＭＯＳトランジスタの
ソース、ドレイン、ゲート電極部を開口し、第１層配線
金属としてＡｌＳｉＣｕを５０００Åで形成し、配線パ
ターンを加工形成した。さらに、第２層間膜として、下
層にプラズマＣＶＤ法によるＳｉＯ2を３０００Å形成
した後、オゾンＴＥＯＳ−ＳｉＯ2膜を１０００Å〜３
０００Å、ついでＳＯＧを１回塗布し、窒素雰囲気中、
４００℃で３０分アニールした後、再度プラズマＣＶＤ
法によるＳｉＯ2を１０００Å堆積した。この段階での
素子構造を図１に示す。ゲート酸化膜１上に、ゲート電
極２があり、その上に第１層間膜３があり、その上の基
板、あるいはゲート電極と接続する位置に第１層間膜に
穴を開口した後、所望のパターンで第１層金属配線４が
パターン形成され、さらにその上に、第２層間絶縁膜と
して、プラズマＣＶＤ−ＳｉＯ2膜５、オゾンＴＥＯＳ
−ＳｉＯ2膜と塗布膜であるＳＯＧ層６、さらに最上層
に再びプラズマＣＶＤ膜７が形成されている。
スタを含む半導体集積回路を形成した。すなわち、ＭＯ
Ｓトランジスタの構成として、ゲート電極を燐ドープポ
リシリコン（３０００Å）、ゲート酸化膜をドライ酸化
によるＳｉＯ2（１１０Å）を用い、その上に第１層間
膜としてＣＶＤ−ＳｉＯ2膜を形成し、８５０℃でアニ
ールしてある。この第１層間膜のＭＯＳトランジスタの
ソース、ドレイン、ゲート電極部を開口し、第１層配線
金属としてＡｌＳｉＣｕを５０００Åで形成し、配線パ
ターンを加工形成した。さらに、第２層間膜として、下
層にプラズマＣＶＤ法によるＳｉＯ2を３０００Å形成
した後、オゾンＴＥＯＳ−ＳｉＯ2膜を１０００Å〜３
０００Å、ついでＳＯＧを１回塗布し、窒素雰囲気中、
４００℃で３０分アニールした後、再度プラズマＣＶＤ
法によるＳｉＯ2を１０００Å堆積した。この段階での
素子構造を図１に示す。ゲート酸化膜１上に、ゲート電
極２があり、その上に第１層間膜３があり、その上の基
板、あるいはゲート電極と接続する位置に第１層間膜に
穴を開口した後、所望のパターンで第１層金属配線４が
パターン形成され、さらにその上に、第２層間絶縁膜と
して、プラズマＣＶＤ−ＳｉＯ2膜５、オゾンＴＥＯＳ
−ＳｉＯ2膜と塗布膜であるＳＯＧ層６、さらに最上層
に再びプラズマＣＶＤ膜７が形成されている。
【０００９】この層間絶縁膜の第１層配線金属上の所望
の位置に、第１層金属配線層とその上に形成する第２層
金属配線層との接続のための穴（スルーホール）を開口
した。この後、各種の処理を施した後、第２層金属配線
層を堆積後、配線パターンを加工形成し、さらに、その
上に表面保護のプラズマＣＶＤ膜を形成した。ここで、
各種の処理とは、４００℃のほぼ真空雰囲気（窒素１
００ｃｃを流し、真空度１．０Ｔｏｒｒ以下）で３０分
間処理、４００℃の減圧（１／３気圧）の窒素雰囲気
中で３０分間処理、４００℃の減圧（１／３気圧）の
水素雰囲気中で３０分間処理、４００℃の大気圧の窒
素雰囲気中で３０分間処理、アニール処理無し、の５
種類である。上記の真空、水素、窒素雰囲気中での処理
は、温度が安定化してから３０分の処理を施している。
の位置に、第１層金属配線層とその上に形成する第２層
金属配線層との接続のための穴（スルーホール）を開口
した。この後、各種の処理を施した後、第２層金属配線
層を堆積後、配線パターンを加工形成し、さらに、その
上に表面保護のプラズマＣＶＤ膜を形成した。ここで、
各種の処理とは、４００℃のほぼ真空雰囲気（窒素１
００ｃｃを流し、真空度１．０Ｔｏｒｒ以下）で３０分
間処理、４００℃の減圧（１／３気圧）の窒素雰囲気
中で３０分間処理、４００℃の減圧（１／３気圧）の
水素雰囲気中で３０分間処理、４００℃の大気圧の窒
素雰囲気中で３０分間処理、アニール処理無し、の５
種類である。上記の真空、水素、窒素雰囲気中での処理
は、温度が安定化してから３０分の処理を施している。
【００１０】上記の処理を導入した工程で形成したチャ
ネル長０．５μｍの微細なＭＯＳトランジスタ素子の劣
化特性を図２に示す。図２は、ＭＯＳトランジスタの代
表的特性である相互コンダクタンスｇｍの変動寿命を示
したものである。ここで、もう一つのＭＯＳ型トランジ
スタの代表的素子特性であるしきい値も、これと同様な
変化を示すが、若干素子特性の寿命が長い。例えば、ゲ
ート電圧３．３Ｖのときの相互コンダクタンスｇｍの寿
命で、従来の上記の処理無しの条件と比較して、の
４００℃の真空中で３０分の処理をいれることにより、
ｇｍの寿命が約１００倍（約９×１０6分）に延びてい
ることがわかる。の処理雰囲気を窒素の１／３気圧の
減圧雰囲気にすると、若干効果が小さくなるが、ｇｍ寿
命が約４５倍程度（約４×１０6分）、の水素の１／
３気圧の減圧雰囲気にすると、窒素よりは効果が小さい
が、約２５倍程度（約２．５×１０6分）に延びてい
る。また、の窒素１気圧の雰囲気中での処理工程を入
れると、ｇｍ寿命が約７倍程度（７×１０5分）に延び
る。
ネル長０．５μｍの微細なＭＯＳトランジスタ素子の劣
化特性を図２に示す。図２は、ＭＯＳトランジスタの代
表的特性である相互コンダクタンスｇｍの変動寿命を示
したものである。ここで、もう一つのＭＯＳ型トランジ
スタの代表的素子特性であるしきい値も、これと同様な
変化を示すが、若干素子特性の寿命が長い。例えば、ゲ
ート電圧３．３Ｖのときの相互コンダクタンスｇｍの寿
命で、従来の上記の処理無しの条件と比較して、の
４００℃の真空中で３０分の処理をいれることにより、
ｇｍの寿命が約１００倍（約９×１０6分）に延びてい
ることがわかる。の処理雰囲気を窒素の１／３気圧の
減圧雰囲気にすると、若干効果が小さくなるが、ｇｍ寿
命が約４５倍程度（約４×１０6分）、の水素の１／
３気圧の減圧雰囲気にすると、窒素よりは効果が小さい
が、約２５倍程度（約２．５×１０6分）に延びてい
る。また、の窒素１気圧の雰囲気中での処理工程を入
れると、ｇｍ寿命が約７倍程度（７×１０5分）に延び
る。
【００１１】上記の現象は、アニールによって、オゾン
ＴＥＯＳ−ＳｉＯ2膜やＳＯＧ膜に含まれる水分が、最
上層のプラズマＣＶＤ膜を通して脱離してきていること
を示している。このとき、上記のの順にその効
果が違うのは、アニール時の表面の雰囲気の水分の分圧
（水分あるいは水蒸気のみの圧力）が異なるためであ
る。の真空での処理の条件は、真空ポンプにより最大
排気速度で排気しており、基板の表面の水分は、基板か
ら脱離するとすぐに排気される。一方、の窒素の１／
３気圧の減圧雰囲気は、排気速度を低下させ、圧力を１
／３気圧に保っているので、表面での窒素ガスの流速が
遅く、表面に脱離した水分が若干滞留することになる。
このため、基板表面からの水分の脱離は雰囲気の水分と
の平衡で決まることになり、表面からの脱離速度が遅く
なる。実際、同じ真空中処理でも、窒素ガスの流量をほ
とんどゼロにして、排気速度を１／３気圧窒素処理の際
と同じ条件にしぼってアニール処理したところ、の結
果とほぼ同じ改善効果であった。これは、排気速度がほ
とんど同じためである。また、窒素１気圧の雰囲気での
処理は、減圧雰囲気よりもっと表面でのガスの流速が遅
くなるため、水分の脱離速度がより遅くなることにな
る。さらに、同じ圧力でも水素雰囲気で、窒素雰囲気に
比べて効果が小さいのは、窒素の方がガスそのものが有
する水分濃度が低いためである。上記の実験で用いた窒
素の水分濃度は１０ｐｐｂである。
ＴＥＯＳ−ＳｉＯ2膜やＳＯＧ膜に含まれる水分が、最
上層のプラズマＣＶＤ膜を通して脱離してきていること
を示している。このとき、上記のの順にその効
果が違うのは、アニール時の表面の雰囲気の水分の分圧
（水分あるいは水蒸気のみの圧力）が異なるためであ
る。の真空での処理の条件は、真空ポンプにより最大
排気速度で排気しており、基板の表面の水分は、基板か
ら脱離するとすぐに排気される。一方、の窒素の１／
３気圧の減圧雰囲気は、排気速度を低下させ、圧力を１
／３気圧に保っているので、表面での窒素ガスの流速が
遅く、表面に脱離した水分が若干滞留することになる。
このため、基板表面からの水分の脱離は雰囲気の水分と
の平衡で決まることになり、表面からの脱離速度が遅く
なる。実際、同じ真空中処理でも、窒素ガスの流量をほ
とんどゼロにして、排気速度を１／３気圧窒素処理の際
と同じ条件にしぼってアニール処理したところ、の結
果とほぼ同じ改善効果であった。これは、排気速度がほ
とんど同じためである。また、窒素１気圧の雰囲気での
処理は、減圧雰囲気よりもっと表面でのガスの流速が遅
くなるため、水分の脱離速度がより遅くなることにな
る。さらに、同じ圧力でも水素雰囲気で、窒素雰囲気に
比べて効果が小さいのは、窒素の方がガスそのものが有
する水分濃度が低いためである。上記の実験で用いた窒
素の水分濃度は１０ｐｐｂである。
【００１２】以上の結果から、スルーホール開口後に、
窒素雰囲気でアニールすることにより、ＭＯＳトランジ
スタの素子特性変動寿命の長寿命化に効果があることが
わかる。このアニール工程を、スルーホール開口後では
なく、層間膜形成工程終了後に行っても同じ効果がある
のは明らかである。さらに、減圧雰囲気でのアニール処
理を施すことにより、ＭＯＳトランジスタの素子特性変
動寿命の長寿命化の効果が飛躍的に上がること、また、
その雰囲気を真空雰囲気とするとその効果がより進むこ
とがわかる。ただし、ウェハ表面から脱離してくる水分
を十分排気することが必要である。すなわち、アニール
時のウェハ表面の雰囲気の水分圧力をできるだけ低くす
ることで効果が上がる。
窒素雰囲気でアニールすることにより、ＭＯＳトランジ
スタの素子特性変動寿命の長寿命化に効果があることが
わかる。このアニール工程を、スルーホール開口後では
なく、層間膜形成工程終了後に行っても同じ効果がある
のは明らかである。さらに、減圧雰囲気でのアニール処
理を施すことにより、ＭＯＳトランジスタの素子特性変
動寿命の長寿命化の効果が飛躍的に上がること、また、
その雰囲気を真空雰囲気とするとその効果がより進むこ
とがわかる。ただし、ウェハ表面から脱離してくる水分
を十分排気することが必要である。すなわち、アニール
時のウェハ表面の雰囲気の水分圧力をできるだけ低くす
ることで効果が上がる。
【００１３】実施例２：次に、図１の層間膜構成で、第
２層間膜の最上層のプラズマＣＶＤ膜７の効果について
説明する。図３は、層間膜の最上層のプラズマＣＶＤ膜
の膜厚を１０００Åと３０００Åとした場合のＭＯＳト
ランジスタの代表的特性である相互コンダクタンスｇｍ
の変動寿命を示したものである。ここで、もう一つのＭ
ＯＳ型トランジスタの代表的素子特性であるしきい値
も、これと同様な変化を示すが、若干素子特性の寿命が
長い。図３から明らかなように、膜厚が１０００Åと薄
い方がｇｍの劣化がはるかに少ない。この原因を説明す
るために行った簡単な実験例の結果を、図４に示す。こ
れは、簡単のためＳＯＧをＳｉ基板上に１回塗布し、さ
らに窒素雰囲気中、４００℃で３０分アニールした後、
再度プラズマＣＶＤ法によるＳｉＯ2を１０００Å、２
０００Å、あるいは３０００Å堆積した。この後、４０
０℃の減圧（１／３気圧）の水素雰囲気中で３０分間処
理した試料と、無処理の試料を作成した。この試料を、
真空中で、１分間に２０℃の昇温速度で、室温から加熱
して、基板表面から脱離してくる水分を質量分析装置で
測定した結果を示したものである。図４からわかるよう
に、４００℃の水素１／３気圧の雰囲気で３０分処理し
た水準では、最上層プラズマＣＶＤ−ＳｉＯ2膜厚が１
０００Å、２０００Åの試料では、３０００Åの試料と
比べ脱離してくる水分の量がかなり少ない。特に低温側
（４００℃から６００℃程度）で脱離してくる水分（す
なわち、容易に動きやすく、ＭＯＳトランジスタのゲー
ト近辺に到達して素子特性劣化を引き起こしやすい水分
と考えられる）の量が少なくなっている。このような現
象の要因は、４００℃でのアニール処理を行っていない
水準の結果を見るとわかる。図４の処理無しの結果から
わかるように、最上層のプラズマＣＶＤ−ＳｉＯ2膜厚
が１０００Åの試料では、３５０℃程度から水分の脱離
が始まっているが、３０００Åの試料では、４２０℃程
度から脱離が始まっている。従って、４００℃の減圧雰
囲気での処理を行うと、膜厚が薄い方が圧倒的に水分の
脱離が生じやすくなる。上記の現象から、層間膜構成と
して、最上層のプラズマＣＶＤ膜厚を２０００Å程度以
下に薄くすると効果が大きいことは明らかである。そし
て、３０００Å程度の厚さにすると、ほとんど効果がな
くなる。これは、上層のプラズマＣＶＤ膜を通しての水
分の脱離が４００℃以上の温度で開始されるからであ
る。また、この実験では、４００℃の処理後、４週間通
常の室内環境に放置した後に、水分の脱離の実験を行っ
ているので、いったん脱離した水分が再び膜中に戻るこ
とはほとんどないことを意味している。これは、最上層
のプラズマＣＶＤ膜が室温ではほとんど水分を通さない
ためである。
２層間膜の最上層のプラズマＣＶＤ膜７の効果について
説明する。図３は、層間膜の最上層のプラズマＣＶＤ膜
の膜厚を１０００Åと３０００Åとした場合のＭＯＳト
ランジスタの代表的特性である相互コンダクタンスｇｍ
の変動寿命を示したものである。ここで、もう一つのＭ
ＯＳ型トランジスタの代表的素子特性であるしきい値
も、これと同様な変化を示すが、若干素子特性の寿命が
長い。図３から明らかなように、膜厚が１０００Åと薄
い方がｇｍの劣化がはるかに少ない。この原因を説明す
るために行った簡単な実験例の結果を、図４に示す。こ
れは、簡単のためＳＯＧをＳｉ基板上に１回塗布し、さ
らに窒素雰囲気中、４００℃で３０分アニールした後、
再度プラズマＣＶＤ法によるＳｉＯ2を１０００Å、２
０００Å、あるいは３０００Å堆積した。この後、４０
０℃の減圧（１／３気圧）の水素雰囲気中で３０分間処
理した試料と、無処理の試料を作成した。この試料を、
真空中で、１分間に２０℃の昇温速度で、室温から加熱
して、基板表面から脱離してくる水分を質量分析装置で
測定した結果を示したものである。図４からわかるよう
に、４００℃の水素１／３気圧の雰囲気で３０分処理し
た水準では、最上層プラズマＣＶＤ−ＳｉＯ2膜厚が１
０００Å、２０００Åの試料では、３０００Åの試料と
比べ脱離してくる水分の量がかなり少ない。特に低温側
（４００℃から６００℃程度）で脱離してくる水分（す
なわち、容易に動きやすく、ＭＯＳトランジスタのゲー
ト近辺に到達して素子特性劣化を引き起こしやすい水分
と考えられる）の量が少なくなっている。このような現
象の要因は、４００℃でのアニール処理を行っていない
水準の結果を見るとわかる。図４の処理無しの結果から
わかるように、最上層のプラズマＣＶＤ−ＳｉＯ2膜厚
が１０００Åの試料では、３５０℃程度から水分の脱離
が始まっているが、３０００Åの試料では、４２０℃程
度から脱離が始まっている。従って、４００℃の減圧雰
囲気での処理を行うと、膜厚が薄い方が圧倒的に水分の
脱離が生じやすくなる。上記の現象から、層間膜構成と
して、最上層のプラズマＣＶＤ膜厚を２０００Å程度以
下に薄くすると効果が大きいことは明らかである。そし
て、３０００Å程度の厚さにすると、ほとんど効果がな
くなる。これは、上層のプラズマＣＶＤ膜を通しての水
分の脱離が４００℃以上の温度で開始されるからであ
る。また、この実験では、４００℃の処理後、４週間通
常の室内環境に放置した後に、水分の脱離の実験を行っ
ているので、いったん脱離した水分が再び膜中に戻るこ
とはほとんどないことを意味している。これは、最上層
のプラズマＣＶＤ膜が室温ではほとんど水分を通さない
ためである。
【００１４】ここで、減圧雰囲気中でのアニールの温度
を４５０℃とすると、３０００ÅのプラズマＳｉＯ2膜
を上層に形成しておいても改善効果が若干見られた。こ
れは、アニール温度を高めることにより、厚いプラズマ
ＣＶＤ膜を通して水分が脱離できるようになったためで
ある。
を４５０℃とすると、３０００ÅのプラズマＳｉＯ2膜
を上層に形成しておいても改善効果が若干見られた。こ
れは、アニール温度を高めることにより、厚いプラズマ
ＣＶＤ膜を通して水分が脱離できるようになったためで
ある。
【００１５】また、熱処理の際の層構成として、最上層
のプラズマＣＶＤ−ＳｉＯ2膜の膜厚より、オゾンＴＥ
ＯＳ−ＳｉＯ2膜やＳＯＧ塗布膜等の下層にあるプラズ
マＣＶＤ膜と第１層間膜の厚さを厚くしておく必要があ
る。これは、４００℃の減圧アニール時に、下層のＭＯ
Ｓトランジスタ側に水分が拡散するよりも速く上層のプ
ラズマＣＶＤ膜を通して水分を脱離させる必要があるか
らである。
のプラズマＣＶＤ−ＳｉＯ2膜の膜厚より、オゾンＴＥ
ＯＳ−ＳｉＯ2膜やＳＯＧ塗布膜等の下層にあるプラズ
マＣＶＤ膜と第１層間膜の厚さを厚くしておく必要があ
る。これは、４００℃の減圧アニール時に、下層のＭＯ
Ｓトランジスタ側に水分が拡散するよりも速く上層のプ
ラズマＣＶＤ膜を通して水分を脱離させる必要があるか
らである。
【００１６】実施例３：上記実施例１で説明した本発明
のアニール処理を、スルーホール開口後ではなく、その
後の第２層金属配線パターンの加工形成後で行うと、ス
ルーホール開口後でのアニール処理より効果があること
が確認された。この理由は、実施例２で説明したよう
に、第２層金属配線パターン加工後の方が最上層のプラ
ズマＣＶＤ膜の膜厚が薄くなっているからである。これ
は、金属配線形成時のオーバーエッチングで、金属配線
層の下地であるプラズマＣＶＤ−ＳｉＯ2膜がエッチン
グされ、この分だけ膜厚が薄くなるためである。
のアニール処理を、スルーホール開口後ではなく、その
後の第２層金属配線パターンの加工形成後で行うと、ス
ルーホール開口後でのアニール処理より効果があること
が確認された。この理由は、実施例２で説明したよう
に、第２層金属配線パターン加工後の方が最上層のプラ
ズマＣＶＤ膜の膜厚が薄くなっているからである。これ
は、金属配線形成時のオーバーエッチングで、金属配線
層の下地であるプラズマＣＶＤ−ＳｉＯ2膜がエッチン
グされ、この分だけ膜厚が薄くなるためである。
【００１７】なお、スルーホール開口後と第２層金属配
線パターンの加工形成後の双方で処理するのが最も効果
的であることは言うまでもない。
線パターンの加工形成後の双方で処理するのが最も効果
的であることは言うまでもない。
【００１８】実施例４：これまでの実施例では、第２層
間絶縁膜の最下層（第１層金属配線上に形成される膜）
にプラズマＣＶＤ−ＳｉＯ2膜を用いたが、このプラズ
マＣＶＤ−ＳｉＯ2膜として、電子サイクロトロン共鳴
法を用いたＥＣＲプラズマＣＶＤ−ＳｉＯ2を用いる方
が、ホットエレクトロンによる劣化をより緩和できる。
これは、ＥＣＲプラズマＣＶＤ−ＳｉＯ2の方が、オゾ
ンＴＥＯＳ−ＳｉＯ2膜やＳＯＧ膜に含まれる水分が、
ＭＯＳトランジスタ等のデバイスが形成されている基板
側への拡散するのを抑える効果が大きいためである。
間絶縁膜の最下層（第１層金属配線上に形成される膜）
にプラズマＣＶＤ−ＳｉＯ2膜を用いたが、このプラズ
マＣＶＤ−ＳｉＯ2膜として、電子サイクロトロン共鳴
法を用いたＥＣＲプラズマＣＶＤ−ＳｉＯ2を用いる方
が、ホットエレクトロンによる劣化をより緩和できる。
これは、ＥＣＲプラズマＣＶＤ−ＳｉＯ2の方が、オゾ
ンＴＥＯＳ−ＳｉＯ2膜やＳＯＧ膜に含まれる水分が、
ＭＯＳトランジスタ等のデバイスが形成されている基板
側への拡散するのを抑える効果が大きいためである。
【００１９】また、上層のプラズマＣＶＤ膜としてＴＥ
ＯＳと酸素を反応ガスとしたプラズマＣＶＤ膜を用いる
と、水分の拡散速度が速いので、オゾンＴＥＯＳ−Ｓｉ
Ｏ2膜やＳＯＧ膜に含まれる水分が、層間膜形成後のア
ニールで、上層から抜けやすくなる。このため、基板側
に拡散する水分量が少なくなり、ホットエレクトロンに
よる劣化が抑えられる。
ＯＳと酸素を反応ガスとしたプラズマＣＶＤ膜を用いる
と、水分の拡散速度が速いので、オゾンＴＥＯＳ−Ｓｉ
Ｏ2膜やＳＯＧ膜に含まれる水分が、層間膜形成後のア
ニールで、上層から抜けやすくなる。このため、基板側
に拡散する水分量が少なくなり、ホットエレクトロンに
よる劣化が抑えられる。
【００２０】実施例５：上記の４つの実施例でのアニー
ルは第２層配線形成前後に行っているが、より多層の例
えば３層、４層の配線を形成する際には、各配線層形成
工程で上記実施例に示したアニール工程を導入するのが
良いことは言うまでもない。
ルは第２層配線形成前後に行っているが、より多層の例
えば３層、４層の配線を形成する際には、各配線層形成
工程で上記実施例に示したアニール工程を導入するのが
良いことは言うまでもない。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
金属配線間の層間膜として、プラズマＣＶＤ堆積法によ
る絶縁膜を塗布法やＴＥＯＳ−ＣＶＤ法による絶縁膜の
下層と上層に形成し、層間膜形成後に減圧雰囲気でのア
ニールを施すことにより、絶縁膜からの水分を脱離させ
るので、素子の劣化を与えることのない層間膜を形成す
ることができる。
金属配線間の層間膜として、プラズマＣＶＤ堆積法によ
る絶縁膜を塗布法やＴＥＯＳ−ＣＶＤ法による絶縁膜の
下層と上層に形成し、層間膜形成後に減圧雰囲気でのア
ニールを施すことにより、絶縁膜からの水分を脱離させ
るので、素子の劣化を与えることのない層間膜を形成す
ることができる。
【図１】本発明による半導体装置の層間膜形成方法の一
実施例での素子構造を示す断面図である。
実施例での素子構造を示す断面図である。
【図２】上記実施例の工程により形成したＭＯＳトラン
ジスタ素子の劣化特性を示す図である。
ジスタ素子の劣化特性を示す図である。
【図３】上記実施例における最上層プラズマＣＶＤ膜の
効果を説明するための図である。
効果を説明するための図である。
【図４】最上層プラズマＣＶＤ膜の効果の原因を説明す
るために行った実施例の結果を示す図である。
るために行った実施例の結果を示す図である。
【図５】従来技術の工程により形成したＭＯＳトランジ
スタ素子の劣化特性を示す図である。
スタ素子の劣化特性を示す図である。
１…ゲート酸化膜 ２…ゲート電極 ３…第１層間膜 ４…第１層金属配線 ５…プラズマＣＶＤ−ＳｉＯ2膜 ６…ＳＯＧ膜 ７…プラズマＣＶＤ膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 峯岸 一茂 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内
Claims (2)
- 【請求項１】金属配線層形成がなされた半導体素子を下
層に有する基板上に、次の配線層を形成するための層間
絶縁膜を形成した後に、該層間絶縁膜の下層の金属配線
と次に形成する金属配線との接続のために、下層の配線
金属上の前記層間絶縁膜の所望の位置をエッチングした
後にアニールすることを特徴とする半導体装置の層間膜
形成方法。 - 【請求項２】請求項１に記載の層間膜形成方法を適用し
て作成される半導体装置において、金属配線層形成がな
された半導体素子を下層に有する基板上に形成する、次
の配線層を形成するための層間絶縁膜は、第１の層間絶
縁膜としてプラズマＣＶＤ法による絶縁膜と、第２の層
間膜として化学気相成長法または塗布法による絶縁膜も
しくはこれらの膜を含む積層膜と、第３の層間膜として
プラズマＣＶＤ法による膜とが順次形成されてなり、か
つ前記第１の層間膜の膜厚が前記第３の層間膜の膜厚よ
り厚いことを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15044492A JPH05343534A (ja) | 1992-06-10 | 1992-06-10 | 半導体装置および半導体装置の層間膜形成方法 |
| US08/005,670 US5376590A (en) | 1992-01-20 | 1993-01-19 | Semiconductor device and method of fabricating the same |
| US08/296,025 US5512513A (en) | 1992-01-20 | 1994-08-25 | Method of fabricating semiconductor device with water protective film |
| US08/594,947 US5811872A (en) | 1992-01-20 | 1996-01-31 | Semiconductor device and method of farbricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15044492A JPH05343534A (ja) | 1992-06-10 | 1992-06-10 | 半導体装置および半導体装置の層間膜形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343534A true JPH05343534A (ja) | 1993-12-24 |
Family
ID=15497073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15044492A Pending JPH05343534A (ja) | 1992-01-20 | 1992-06-10 | 半導体装置および半導体装置の層間膜形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343534A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037278A (en) * | 1996-08-30 | 2000-03-14 | Nec Corporation | Method of manufacturing semiconductor devices having multi-level wiring structure |
| JP2006278942A (ja) * | 2005-03-30 | 2006-10-12 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US7847295B2 (en) | 2007-03-15 | 2010-12-07 | Mitsubishi Electric Corporation | Thin film transistor, display device using thereof and method of manufacturing the thin film transistor and the display device |
-
1992
- 1992-06-10 JP JP15044492A patent/JPH05343534A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037278A (en) * | 1996-08-30 | 2000-03-14 | Nec Corporation | Method of manufacturing semiconductor devices having multi-level wiring structure |
| JP2006278942A (ja) * | 2005-03-30 | 2006-10-12 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US8367541B2 (en) | 2005-03-30 | 2013-02-05 | Fujitsu Semiconductor Limited | Semiconductor device suitable for a ferroelectric memory and manufacturing method of the same |
| US7847295B2 (en) | 2007-03-15 | 2010-12-07 | Mitsubishi Electric Corporation | Thin film transistor, display device using thereof and method of manufacturing the thin film transistor and the display device |
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