JPH05342118A - Method and device for data communication obtained by combining synchronization control and pipeline control - Google Patents
Method and device for data communication obtained by combining synchronization control and pipeline controlInfo
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- JPH05342118A JPH05342118A JP4177612A JP17761292A JPH05342118A JP H05342118 A JPH05342118 A JP H05342118A JP 4177612 A JP4177612 A JP 4177612A JP 17761292 A JP17761292 A JP 17761292A JP H05342118 A JPH05342118 A JP H05342118A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はデジタル計算機間のデー
タ通信方法、特に伝送距離が比較的長い場合のデータ通
信方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data communication method between digital computers, and more particularly to a data communication method when the transmission distance is relatively long.
【0002】[0002]
【従来の技術】従来から、同期手順および非同期手順に
よる計算機間データ通信方法が知られている。同期手順
による通信を行う場合、計算機は互いに、例えば送信リ
クエスト信号、送信アクノリッジ信号等をやり取りし、
計算機間の同期を取った後に情報の送受信を行う。一
方、非同期手順は、計算機間で情報送受信前の同期確立
を行わず、必要に応じて情報の送受信を行う。例えば、
計算機間にFIFO(First In First
Out)メモリを設け、送信側は随時FIFOメモリに
書き込み、受信側は都合のよいときに読みだすといっ
た、送信側と受信側が全く非同期に動作するパイプライ
ン手順がこれである。従来は、計算機間の通信にはどち
らか一方が使用されていた。2. Description of the Related Art Conventionally, an inter-computer data communication method using a synchronous procedure and an asynchronous procedure has been known. When performing communication by the synchronization procedure, the computers exchange, for example, a transmission request signal, a transmission acknowledge signal, etc.,
Information is sent and received after synchronization between computers. On the other hand, in the asynchronous procedure, synchronization is not established before transmission / reception of information between computers, but information is transmitted / received as necessary. For example,
FIFO (First In First) between computers
This is a pipeline procedure in which the transmitting side and the receiving side operate completely asynchronously, such as providing an (Out) memory, the transmitting side writing to the FIFO memory at any time, and the receiving side reading out at a convenient time. Conventionally, either one was used for communication between computers.
【0003】[0003]
【発明が解決しようとする課題】従来の計算機間データ
通信方法は以上のような手順の一方によるので、それぞ
れ以下のような問題が生じる。同期手順による計算機デ
ータ通信方法では、接続される計算機が同期して処理を
行うので、おたがいの処理の同期が取りやすく、ソフト
ウェアにおける連携の取れた処理がやりやすい。しか
し、計算機間に比較的距離があり、伝送遅延が大きい場
合、伝送路と計算機が並列的に動作できないために情報
の伝送量に制限が生じやすいという問題がある。一方、
非同期手順による計算機データ通信方法では、接続され
る計算機の処理に全く関係なく情報が送受信できるの
で、伝送路と計算機が並列的に動作することができ、情
報伝送量は同期通信手順に比べて大きく取ることができ
る。しかし、計算機間の処理が非同期に進行するので通
信相手の計算機および伝送路の状態の把握が難しく、計
算機間のソフトウェアにおける連携が取りにくいという
問題がある。Since the conventional computer-to-computer data communication method is based on one of the above procedures, the following problems occur. In the computer data communication method based on the synchronization procedure, since the connected computers perform the processing in synchronization with each other, it is easy to synchronize each other's processing, and it is easy to perform the processing coordinated by the software. However, when there is a relatively large distance between computers and the transmission delay is large, there is a problem that the transmission amount of information is likely to be limited because the transmission line and the computer cannot operate in parallel. on the other hand,
In the computer data communication method by the asynchronous procedure, information can be transmitted and received regardless of the processing of the connected computer, so the transmission line and the computer can operate in parallel, and the information transmission amount is larger than that of the synchronous communication procedure. Can be taken. However, since the processing between computers progresses asynchronously, there is a problem that it is difficult to grasp the state of the computer and the transmission path of the communication partner, and it is difficult to coordinate the software between the computers.
【0004】[0004]
【課題を解決するための手段】上記問題を解決するた
め、本発明のデータ通信方法は、複数の計算機が相互に
接続され、計算機間で情報の送受信を行う計算機ネット
ワークにおいて、計算機相互の同期通信方式および非同
期通信方式により、性質の異なる情報を送受信する。送
受信する情報の性質により、送信する際の通信方式を選
択する。情報の送信と受信を独立の経路で行い、情報伝
送経路を両手順で共用する。In order to solve the above problems, the data communication method of the present invention provides a synchronous communication between computers in a computer network in which a plurality of computers are connected to each other and information is transmitted and received between the computers. Information of different nature is transmitted and received by the method and the asynchronous communication method. The communication method for transmission is selected according to the nature of the information to be transmitted and received. Information transmission and reception are performed by independent routes, and the information transmission route is shared by both procedures.
【0005】また、本発明のデータ通信装置は、上記計
算機ネットワークにおいて、それぞれの制御伝達経路に
対応した同期通信制御手段および非同期通信制御手段を
有する。また、情報伝送経路に情報を一時記憶し、順次
送出する手段と、少なくとも同期通信制御手段の制御に
応答してその手段を迂回する手段を有する。また、情報
送信経路と受信経路を独立に設け、上記各通信手段で共
用する。そして、同期通信制御手段および非同期通信制
御手段が前記情報を一時記憶し、順次送出する手段を制
御する。特に、情報データの送受信にパイプライン制御
手段を用いる。Further, the data communication apparatus of the present invention has synchronous communication control means and asynchronous communication control means corresponding to each control transmission path in the computer network. Further, it has means for temporarily storing information in the information transmission path and sequentially sending it, and means for bypassing the means at least in response to the control of the synchronous communication control means. In addition, the information transmission path and the information reception path are independently provided and shared by the respective communication means. Then, the synchronous communication control means and the asynchronous communication control means control the means for temporarily storing the information and sequentially sending the information. In particular, pipeline control means is used for transmitting and receiving information data.
【0006】[0006]
【作用】本発明のデータ通信方法は、同期通信方式およ
び非同期通信方式により、性質の異なる情報を送受信
し、送受信する情報の性質により、送信する際の通信方
式を選択することにより各情報の性質に合った方法で情
報の送受信を行う。また、情報の送信と受信を独立の経
路で行うことにより情報伝送効率を高め、情報伝送経路
を両手順で共用することにより計算機間を接続するケー
ブルの本数を少なくしている。According to the data communication method of the present invention, information having different properties is transmitted / received by the synchronous communication system and the asynchronous communication system, and the communication system at the time of transmission is selected according to the property of the information to be transmitted / received. Send and receive information in a manner suitable for. In addition, the information transmission efficiency is improved by transmitting and receiving the information through independent paths, and the number of cables connecting the computers is reduced by sharing the information transmission path by both procedures.
【0007】また、本発明のデータ通信装置は、それぞ
れの制御伝達経路に対応した同期通信制御手段および非
同期通信制御手段により、各情報の性質に合った方法で
情報の送受信を行うことを可能とする。情報伝送経路に
情報を一時記憶し、順次送出する手段と、少なくとも同
期通信制御手段の制御に応答してその手段を迂回する手
段は、上記通信制御手段を切り換えた場合に非同期通信
で送受信されている情報の欠落を防止する。独立に設け
られた情報送信経路と受信経路は、情報伝送効率を高め
る。同期通信制御手段および非同期通信制御手段が前記
情報を一時記憶し、順次送出する手段は上記両通信方式
の切替えを容易かつ速やかに行うことを可能とする。Further, the data communication apparatus of the present invention is capable of transmitting and receiving information by a method suitable for the nature of each information by the synchronous communication control means and the asynchronous communication control means corresponding to each control transmission path. To do. The means for temporarily storing information in the information transmission path and sequentially sending it out, and at least the means for bypassing the means in response to the control of the synchronous communication control means are transmitted and received by asynchronous communication when the communication control means is switched. The missing information. The information transmission path and the reception path provided independently increase the information transmission efficiency. The synchronous communication control means and the asynchronous communication control means temporarily store the information, and the means for sequentially sending the information makes it possible to easily and quickly switch between the two communication methods.
【0008】[0008]
【実施例】図2および図3を参照して本発明の第一実施
例について説明する。図3は、図2(A)に示されたプ
ロセッサエレメント(PE)の構成を示す図である。本
発明は、図3に示すような記号処理用計算機(図3にお
けるEU)とマンマシンインターフェースおよび記憶等
に使用される計算機(図3におけるRM)からなる並列
計算機ネットワークのPEに適用される。エバリュエー
ター(EU)とリソースマネージャー(RM)はRMイ
ンタフェース(RM I/F)で接続され、EUからR
Mに機能データを送出する。また、EUからメインメモ
リインターフェース(MM I/F)を介して情報デー
タが送出され、メインメモリ(MM)とRMに送出され
る。RM I/FおよびMM I/FはEU内の内部バ
ス(IBUS)を介してALUに接続される。また、R
M I/FはRM内のエバリュエータインターフェース
(EU I/F)を介してWSに接続される。EUはA
LU、マスカ、シフタ、ローカルメモリ、レジスタファ
イル、ユーザスタック、ディスパッチテーブル、インス
トラクションキャッシュ、システムコントローラ、コン
トロールメモリ、IBUS、ダイアグノスティクススタ
ティクス、RM I/FおよびMM I/Fから構成さ
れ、RMはWSR3000、ダイアグノスティクスイン
ターフェース、通信インターフェース、二次記憶、M
M、ポインタマニュピレータ、EU I/Fから構成さ
れている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described with reference to FIGS. FIG. 3 is a diagram showing the configuration of the processor element (PE) shown in FIG. The present invention is applied to a PE of a parallel computer network including a computer for symbol processing (EU in FIG. 3) as shown in FIG. 3 and a computer (RM in FIG. 3) used for man-machine interface and storage. Evaluator (EU) and resource manager (RM) are connected by RM interface (RM I / F), and EU to R
Send function data to M. Further, information data is sent from the EU through the main memory interface (MM I / F) and sent to the main memory (MM) and RM. The RM I / F and MM I / F are connected to the ALU via an internal bus (IBUS) in the EU. Also, R
The M I / F is connected to the WS via an evaluator interface (EU I / F) in the RM. EU is A
LU, masker, shifter, local memory, register file, user stack, dispatch table, instruction cache, system controller, control memory, IBUS, diagnostic statics, RM I / F and MM I / F. WSR3000, diagnostics interface, communication interface, secondary storage, M
M, a pointer manipulator, and an EU I / F.
【0009】さらに、各PEは図2(B)のような形態
で多数LAN接続され、さらに大規模な計算機ネットワ
ークを形成する。図1は本発明のデータ通信方法に使用
される計算機間インターフェースの構成図である。図1
は図3において、RM I/F、EU I/FおよびM
M I/Fの各部分に含まれる構成を詳細に説明したも
のに相当する。なお、図3では図1の第一の計算機1側
の同期通信方式に関する部分は省略されている。Further, a large number of LANs are connected to each PE in the form as shown in FIG. 2B to form a larger-scale computer network. FIG. 1 is a block diagram of an inter-computer interface used in the data communication method of the present invention. Figure 1
Are RM I / F, EU I / F and M in FIG.
This corresponds to a detailed description of the configuration included in each part of the M I / F. Note that, in FIG. 3, a portion related to the synchronous communication system on the first computer 1 side of FIG. 1 is omitted.
【0010】以下、図1を参照して説明する。第一の計
算機1は図3のRMに相当し、第二の計算機2の演算結
果といった情報データを受け、同じく第二の計算機2か
ら受けたプロセッサ制御データに従ってCRTディスプ
レイ上に表示する、あるいは磁気記憶装置に記憶する等
の動作を行うデジタル計算機である。第二の計算機2は
図3のEUに相当し、例えば記号演算等を高速に行うこ
とを目的とした専門的な用途に使用されるデジタル計算
機である。第一の計算機1と第二の計算機2を接続する
ケーブル3は前記両計算機を接続するケーブルである。A description will be given below with reference to FIG. The first computer 1 corresponds to the RM of FIG. 3 and receives information data such as the calculation result of the second computer 2 and displays it on the CRT display according to the processor control data also received from the second computer 2 or the magnetic field. It is a digital computer that performs operations such as storing in a storage device. The second computer 2 corresponds to the EU of FIG. 3 and is a digital computer used for a specialized purpose for performing symbolic operations and the like at high speed. A cable 3 connecting the first computer 1 and the second computer 2 is a cable connecting both the computers.
【0011】以下、読み出し、書き込みは、第一の計算
機1を基準としている。以下、第一の計算機1の各部分
について述べる。なお、読み出し、書き込みの表現は第
一の計算機1を基準としたものである。CPUインター
フェース10は、CPUの制御線およびアドレスのデコ
ードを行うCPUインタフェースである。ここで本実施
例のデータ通信方法および装置で使用される各制御信号
が発生される。アドレスおよび出力データ用ラッチ11
は、アドレスと出力データをラッチするレジスタであ
る。書き込みパイプライン制御部マスタ側12は、書き
込みパイプライン制御部のマスタ側である。書き込みパ
イプライン制御に用いる信号WSTBを生成し、WAC
Kを受理する。同期制御用データ用バッファ13は、同
期制御時に読み込みデータをCPUのデータバスに送り
出すバッファである。パイプライン制御用読み込みバッ
ファ14はパイプライン制御時に、データをCPUのデ
ータバスに送り出すバッファである。パイプライン制御
用読み込みレジスタ(伝送線側)15は、パイプライン
制御時に、次にCPU に送るデータを格納しておくレ
ジスタである。読み出しパイプライン制御部のスレーブ
側16は、パイプライン制御時に伝送線を通じて送られ
たデータを格納するレジスタである。読み出しパイプラ
イン制御部のスレーブ側17は、読み込みパイプライン
制御に用いるRSTBを受理し、RACKを生成する。
同期制御部マスタ側18は、DREQを生成し、DAC
Kを受理する。第一の計算機1のCPU19は第一の計
算機1の情報処理および制御を行う。Hereinafter, reading and writing are based on the first computer 1. Hereinafter, each part of the first computer 1 will be described. The expressions of reading and writing are based on the first computer 1. The CPU interface 10 is a CPU interface that decodes control lines and addresses of the CPU. Here, each control signal used in the data communication method and apparatus of the present embodiment is generated. Address and output data latch 11
Is a register that latches an address and output data. The write pipeline controller master side 12 is the master side of the write pipeline controller. A signal WSTB used for write pipeline control is generated, and WAC is generated.
Accept K. The synchronization control data buffer 13 is a buffer that sends read data to the CPU data bus during synchronization control. The pipeline control read buffer 14 is a buffer that sends data to the CPU data bus during pipeline control. The pipeline control read register (transmission line side) 15 is a register for storing data to be sent to the CPU next during pipeline control. The slave side 16 of the read pipeline control unit is a register that stores the data sent through the transmission line during pipeline control. The slave side 17 of the read pipeline control unit receives the RSTB used for the read pipeline control and generates RACK.
The synchronization controller master side 18 generates DREQ and
Accept K. The CPU 19 of the first computer 1 performs information processing and control of the first computer 1.
【0012】以下、第二の計算機2の各部分について述
べる。WD信号用ラッチ20はパイプライン制御時、W
Dから送られたデータをWSTB31の制御よりラッチ
するレジスタである。書き込みパイプライン制御部スレ
ーブ側21は、WSTBを受け取り、第二の計算機2に
データの到着を通知する。また、第二の計算機2のデー
タ処理の終了を受け付け、WACKを生成する。データ
セレクタ22は、読み出しデータ(RD)線33に送り
出すデータを選択するデータセレクタである。同期読み
込みデータまたはパイプライン読み込みデータを、同期
制御部スレーブ側25からの制御により選択する。読み
出しパイプライン制御部マスタ側23は、第二の計算機
2からのデータ転送要求を受け、RSTB信号を生成す
る。また、RACKパルスを受け、データ転送の終了を
第二の計算機2に通知する。WD信号用バッファ24は
WDからのデータを受け、同期書き込みデータ線に出力
するバッファである。出力タイミングは同期制御部スレ
ーブ側25から出力される信号により制御される。同期
制御部スレーブ側25は、DREQを受け第二の計算機
2にアクセスを要求する。また第二の計算機2からアク
セスの処理の完了通知を受け、DACKを生成する。同
期書き込みアドレス線26は第二の計算機2内部の同期
通信時に使用される読み込みアドレス線。同期書き込み
データ線27は第二の計算機2内部の同期通信時に使用
される読み込みデータ線。パイプライン読み込みデータ
線28aは第二の計算機2内部の同期通信時に使用され
る読み込みデータ線。パイプライン読み込みデータ線2
8bは第二の計算機2内部のパイプライン通信時に使用
される読み込みデータ線。第二の計算機2のCPU29
は第二の計算機2の情報処理および制御を行う。なお、
第二の計算機2も第一の計算機1のCPUインターフェ
ース10と同等の機能を持つCPUインターフェースを
有するが、説明の簡略化のため省略する。The respective parts of the second computer 2 will be described below. The WD signal latch 20 is set to W during pipeline control.
This is a register for latching the data sent from D under the control of the WSTB 31. The write pipeline controller slave side 21 receives the WSTB and notifies the second computer 2 of the arrival of data. In addition, the end of the data processing of the second computer 2 is accepted and WACK is generated. The data selector 22 is a data selector that selects data to be sent to the read data (RD) line 33. The synchronous read data or the pipeline read data is selected under the control of the synchronization controller slave side 25. The read pipeline control unit master side 23 receives the data transfer request from the second computer 2 and generates the RSTB signal. Further, upon receipt of the RACK pulse, the second computer 2 is notified of the end of data transfer. The WD signal buffer 24 is a buffer that receives data from the WD and outputs the data to the synchronous write data line. The output timing is controlled by a signal output from the synchronization controller slave side 25. The synchronization controller slave side 25 receives the DREQ and requests access to the second computer 2. Further, upon receipt of the access processing completion notification from the second computer 2, the DACK is generated. The synchronous write address line 26 is a read address line used during synchronous communication inside the second computer 2. The synchronous write data line 27 is a read data line used during synchronous communication inside the second computer 2. The pipeline read data line 28a is a read data line used during synchronous communication inside the second computer 2. Pipeline read data line 2
Reference numeral 8b is a read data line used during pipeline communication inside the second computer 2. CPU 29 of the second computer 2
Performs information processing and control of the second computer 2. In addition,
The second computer 2 also has a CPU interface having the same function as the CPU interface 10 of the first computer 1, but it is omitted for simplification of description.
【0013】以下、第一の計算機1と第二の計算機2を
接続するケーブル3の各部分について述べる。書き込み
アドレス信号(WA)と書き込みデータ信号(WD)用
伝送線30はアドレス(WA)と書き込みデータ(W
D)が送られる伝送線である。書き込みデータストロー
ブ信号(WSTB)用伝送線31はパイプライン制御
時、書き込みストローブ信号(WSTB)を送る伝送線
である。書き込みデータ受理信号(WACK)用伝送線
32はパイプライン制御時、書き込みデータの受理をあ
らわす信号(WACK)を送る伝送線である。読み出し
データ信号(RD)用伝送線33は、読み出しデータ
(RD)が送られる伝送線である。パイプライン制御読
み出しストローブ信号(RSTB)用伝送線34は、パ
イプライン制御時、読み出しストローブ信号(RST
B)を送る伝送線である。パイプライン制御読み出しデ
ータ受理(RACK)信号用伝送線35はパイプライン
制御時、読み出しデータの受理をあらわす信号(RAC
K)を送る伝送線である。同期制御データリクエスト
(DREQ)信号用伝送線36は同期制御でのデータ伝
送をリクエストする(DREQ)伝送線である。同期制
御データ伝送終了(DACK)信号用伝送線37は同期
制御でのデータ伝送の終了を返す(DACK)伝送線で
ある。The respective parts of the cable 3 connecting the first computer 1 and the second computer 2 will be described below. The write address signal (WA) and write data signal (WD) transmission line 30 has an address (WA) and write data (W).
D) is a transmission line to be sent. The write data strobe signal (WSTB) transmission line 31 is a transmission line that sends the write strobe signal (WSTB) during pipeline control. The write data acceptance signal (WACK) transmission line 32 is a transmission line that sends a signal (WACK) indicating acceptance of write data during pipeline control. The read data signal (RD) transmission line 33 is a transmission line to which the read data (RD) is sent. The pipeline control read strobe signal (RSTB) transmission line 34 is used for the read strobe signal (RST) during pipeline control.
It is a transmission line for sending B). The pipeline control read data acceptance (RACK) signal transmission line 35 is a signal (RAC) indicating acceptance of read data during pipeline control.
K) is a transmission line. The synchronous control data request (DREQ) signal transmission line 36 is a (DREQ) transmission line that requests data transmission in synchronous control. The synchronous control data transmission end (DACK) signal transmission line 37 is a transmission line for returning the end of data transmission in synchronous control (DACK).
【0014】本実施例のデータ通信方法およびその装置
のインターフェースに関するアドレス空間は図4のよう
になっている。同期制御を行うアドレス空間とパイプラ
イン制御を行うアドレス空間は別々に設けられている。
また、CPUインターフェース10の処理に必要なCP
Uインターフェース10内のレジスタにアクセスするた
めのインターフェースレジスタ空間42を設ける。図4
において、同期アドレス空間40とは同期通信を行う際
に使用されるアドレス空間である。この空間に読み出し
アクセスすることは、同期通信時に動作する同期制御部
マスタ側18等の各制御部への起動をかける要因とな
る。パイプラインアドレス空間41とはパイプライン通
信を行う際に使用されるアドレス空間である。具体的に
は、このアドレスにアクセスすることは、レジスタ15
にアクセスすることと等価であり、同時に、パイプライ
ン通信時に動作する読み出しパイプライン制御部のスレ
ーブ側17等の各制御部への起動をかける要因となる。
また、ここにアクセスし、読み出しを行った場合、同時
にパイプライン書き込みが発生し、この際のアドレス/
データ情報は任意に設定できるように構成されている。
インターフェースレジスタ空間42とは上記のような目
的のために設けられるもので、例えば、通信装置全体を
リセットするレジスタのアドレス、あるいは、各計算機
のCPUがWACK等の各制御信号の状態を読み取るた
めのアドレス等が割り当てられる。さらに、パイプライ
ンアドレス空間とともに、ここにもレジスタ15へアク
セスするアドレスが設けられる。The address space related to the interface of the data communication method and the apparatus of this embodiment is as shown in FIG. An address space for synchronous control and an address space for pipeline control are provided separately.
Also, the CP required for the processing of the CPU interface 10.
An interface register space 42 is provided for accessing the registers in the U interface 10. Figure 4
In the above, the synchronous address space 40 is an address space used when performing synchronous communication. The read access to this space causes activation of each control unit such as the synchronization control unit master side 18 that operates during the synchronous communication. The pipeline address space 41 is an address space used when performing pipeline communication. Specifically, access to this address is restricted to register 15
It is equivalent to accessing the control unit and simultaneously causes activation to each control unit such as the slave side 17 of the read pipeline control unit that operates during pipeline communication.
Further, when the data is accessed and read out, pipeline writing occurs at the same time.
The data information is configured so that it can be set arbitrarily.
The interface register space 42 is provided for the purpose as described above. For example, the address of a register for resetting the entire communication device or the CPU of each computer reads the state of each control signal such as WACK. Addresses etc. are assigned. In addition to the pipeline address space, an address for accessing the register 15 is also provided here.
【0015】以下、同期通信方式を用い、データを第一
の計算機1が第二の計算機2にプロセッサ制御データを
書き込む際の動作を図5を参照して説明する。この場合
においては、アドレス/データ情報はアドレスおよび出
力データ用ラッチ11、書き込みアドレス信号(WA)
と書き込みデータ信号(WD)用伝送線30およびWD
信号用バッファ24を介して第二の計算機2に書き込ま
れる。また、使用される制御部は同期制御部マスタ側1
8と同期制御部スレーブ側25である。ステップ01
(S01)において、第一の計算機1のCPU19は同
期制御方式の書き込みアクセスをCPUインターフェー
ス10に対して行う。CPUインターフェース10は同
期制御部のマスタ側18を起動する。CPUインターフ
ェース10から出力されたアドレスおよびデータはレジ
スタ11でラッチされ、書き込みデータ線30に出力さ
れる。The operation when the first computer 1 writes processor control data to the second computer 2 using the synchronous communication system will be described below with reference to FIG. In this case, the address / data information includes the address / output data latch 11 and the write address signal (WA).
And write data signal (WD) transmission line 30 and WD
It is written in the second computer 2 via the signal buffer 24. Further, the control unit used is the synchronization control unit master side 1
8 and the synchronization controller slave side 25. Step 01
In (S01), the CPU 19 of the first computer 1 performs write access of the synchronous control method to the CPU interface 10. The CPU interface 10 activates the master side 18 of the synchronization control unit. The address and data output from the CPU interface 10 are latched by the register 11 and output to the write data line 30.
【0016】ステップ02(S02)において、S01
において起動された同期制御部のマスタ側18は、同期
制御データリクエスト(DREQ)信号用伝送線36上
でDREQを活性化し、同期制御部スレーブ側25を起
動する。起動された同期制御部スレーブ側25は第二の
計算機2のCPU29にアクセス要求を出す。これと同
時に、同期制御部スレーブ側25の制御により同期書き
込みデータ線27の出力バッファ24を活性化し、同期
アドレス線26にはアドレスが、同期書き込みデータ線
27にデータが出力される。In step 02 (S02), S01
The master side 18 of the synchronization control unit activated in 1 activates the DREQ on the synchronization control data request (DREQ) signal transmission line 36 and activates the synchronization control unit slave side 25. The activated synchronization control unit slave side 25 issues an access request to the CPU 29 of the second computer 2. At the same time, the output of the synchronous write data line 27 is activated under the control of the slave side 25 of the synchronous control unit, and the address is output to the synchronous address line 26 and the data is output to the synchronous write data line 27.
【0017】ステップ03(S03)において、第二の
計算機2のCPU29からアクセスの終了が帰ると、同
期制御部スレーブ側25は同期制御データ伝送終了(D
ACK)信号用伝送線37上にDACK送出し、それを
受けた同期制御部マスタ側18がCPUインターフェー
ス10と第二の計算機2のCPU29に終了を通知す
る。以上で第一の計算機1のCPU19の書き込み動作
が終了する。In step 03 (S03), when the access from the CPU 29 of the second computer 2 ends, the synchronous control unit slave side 25 ends the synchronous control data transmission (D
The ACK) signal transmission line 37 is sent out by DACK, and the synchronization control unit master side 18 which received it notifies the CPU interface 10 and the CPU 29 of the second computer 2 of the end. This completes the write operation of the CPU 19 of the first computer 1.
【0018】以下、同期通信方式を用い、データを第一
の計算機1が第二の計算機2からプロセッサ制御データ
を読み込む際の動作を図6を参照して説明する。この場
合においては、アドレス情報は出力データ用ラッチ1
1、書き込みアドレス信号(WA)と書き込みデータ信
号(WD)用伝送線30およびWD信号用バッファ24
を介して第二の計算機2に書き込まれ、データ情報はデ
ータセレクタ22、読み出しデータ信号(RD)用伝送
線33および同期制御用データ用バッファ13を介して
第一の計算機1に読み込まれる。また、使用される制御
部は同期制御部マスタ側18および同期制御部スレーブ
側25である。The operation when the first computer 1 reads the processor control data from the second computer 2 using the synchronous communication system will be described below with reference to FIG. In this case, the address information is the output data latch 1
1. Write address signal (WA) and write data signal (WD) transmission line 30 and WD signal buffer 24
The data information is written into the second computer 2 via the data selector 22, the read data signal (RD) transmission line 33, and the synchronization control data buffer 13 and then read into the first computer 1. The control units used are the synchronization control unit master side 18 and the synchronization control unit slave side 25.
【0019】ステップ11(S11)において、第一の
計算機1のCPU19は同期制御方式の書き込みアクセ
スをCPUインターフェース10に対して行う。CPU
インターフェース10は同期制御部のマスタ側18を起
動する。CPUインターフェース10から出力されたア
ドレスはレジスタ11でラッチされ、書き込みデータ線
30に出力される。ステップ12(S12)において、
起動された同期制御部マスタ側18は、同期制御部スレ
ーブ側25を起動する。ステップ13(S13)におい
て、起動された同期制御部スレーブ側25は第二の計算
機2のCPUにアクセス要求を出す。同時にWD信号用
バッファ24が活性化し、同期書き込みアドレス線26
にアドレスが出力される。In step 11 (S11), the CPU 19 of the first computer 1 makes a write access of the synchronous control method to the CPU interface 10. CPU
The interface 10 activates the master side 18 of the synchronization controller. The address output from the CPU interface 10 is latched by the register 11 and output to the write data line 30. In step 12 (S12),
The activated synchronization control unit master side 18 activates the synchronization control unit slave side 25. In step 13 (S13), the activated synchronization control unit slave side 25 issues an access request to the CPU of the second computer 2. At the same time, the WD signal buffer 24 is activated and the synchronous write address line 26
The address is output to.
【0020】ステップ14(S14)において、同期読
み出しデータ線28aにデータがセットされ、同期制御
部スレーブ側25にアクセスの終了が返される。これを
受けた同期制御部スレーブ側25はDACKを同期制御
部のマスタ側18に返す。この際、データセレクタ22
は、同期制御部スレーブ側25の制御により同期読み出
しデータ線28aを選択しているものとする。In step 14 (S14), data is set on the synchronous read data line 28a, and the end of access is returned to the synchronous controller slave side 25. The synchronization controller slave side 25 receiving this returns DACK to the master side 18 of the synchronization controller. At this time, the data selector 22
It is assumed that the synchronous read data line 28a is selected under the control of the synchronous controller slave side 25.
【0021】ステップ15(S15)において、DAC
Kを受けた同期制御部マスタ側18はCPUインターフ
ェース10に終了を通知し、バッファ13を活性化す
る。これにより第二の計算機2からのデータは読み出し
データ信号(RD)用伝送線33を介して第一の計算機
1のCPU19に取り込まれる。以上で第一の計算機1
のCPU19の読み出しサイクルが終了する。以上に述
べた同期制御方式使用時の通信は図4の同期アドレス空
間にアクセスすることにより行われる。In step 15 (S15), the DAC
Upon receiving K, the synchronization control unit master side 18 notifies the CPU interface 10 of the end and activates the buffer 13. As a result, the data from the second computer 2 is taken into the CPU 19 of the first computer 1 via the read data signal (RD) transmission line 33. First computer 1
The CPU 19 read cycle ends. Communication using the above-mentioned synchronous control method is performed by accessing the synchronous address space of FIG.
【0022】以下、パイプライン制御方法を用い、第一
の計算機1が第二の計算機2に情報データを書き込む際
の動作について図7を参照して説明する。この場合にお
いては、アドレス/データ情報はアドレスおよび出力デ
ータ用ラッチ11、書き込みアドレス信号(WA)と書
き込みデータ信号(WD)用伝送線30およびWD信号
用ラッチ20を介して第二の計算機2に書き込まれる。
また、使用される制御部は書き込みパイプライン制御部
マスタ側12と書き込みパイプライン制御部スレーブ側
21である。ステップ51(S51)において、第一の
計算機1のCPU19がパイプライン制御方式の書き込
みリクエストを発生する。CPUインターフェース10
はそのリクエストを受け、WREQを活性化し、パイプ
ライン制御部マスタ側12を起動する。アドレスおよび
データはレジスタ11でラッチされ、書き込みデータ線
30に出力される。The operation when the first computer 1 writes information data to the second computer 2 using the pipeline control method will be described below with reference to FIG. In this case, the address / data information is sent to the second computer 2 via the address and output data latch 11, the write address signal (WA) and write data signal (WD) transmission line 30 and the WD signal latch 20. Written.
The control units used are the write pipeline control unit master side 12 and the write pipeline control unit slave side 21. In step 51 (S51), the CPU 19 of the first computer 1 issues a pipeline control write request. CPU interface 10
Receives the request, activates WREQ, and activates the pipeline controller master side 12. The address and data are latched by the register 11 and output to the write data line 30.
【0023】ステップ52(S52)において、起動さ
れたパイプライン制御部マスタ側12は書き込みデータ
ストローブ信号(WSTB)用伝送線31上のWSTB
信号を活性化し、同時にCPUインターフェース10に
対するWAC信号を不活性化する。In step 52 (S52), the activated pipeline controller master side 12 sends the WSTB on the write data strobe signal (WSTB) transmission line 31.
It activates the signal and at the same time deactivates the WAC signal to the CPU interface 10.
【0024】ここで、パイプライン制御部マスタ側12
は、WREQが活性化された時点でWACが活性化され
ていた場合、第一の計算機1のCPU19に対するアク
セス終了通知信号を直ちに発生する。逆に、WACが活
性化されていない場合は、WACが活性化されるまで第
一の計算機1のCPU19を待たせる。この際、アクセ
ス終了通知信号の発生はWACが活性化されるまで延期
される。WACは書き込みデータ受理信号(WACK)
用伝送線32上のWACKが返された時点で活性化され
る。これらの信号の関係を図8に示す。Here, the pipeline controller master side 12
If the WAC is activated when WREQ is activated, immediately generates an access end notification signal to the CPU 19 of the first computer 1. On the contrary, when the WAC is not activated, the CPU 19 of the first computer 1 is made to wait until the WAC is activated. At this time, the generation of the access end notification signal is postponed until the WAC is activated. WAC is a write data acceptance signal (WACK)
It is activated when the WACK on the transmission line 32 is returned. The relationship between these signals is shown in FIG.
【0025】ステップ53(S53)において、パイプ
ライン制御部スレーブ側21は、WSTBを受け、第二
の計算機2にデータの到着を通知する。第二の計算機2
のCPU29の処理が終了した時点で、パイプライン制
御部スレーブ側21はWACKをパイプライン制御部マ
スタ側12に返す。In step 53 (S53), the pipeline control section slave side 21 receives the WSTB and notifies the second computer 2 of the arrival of data. Second calculator 2
When the processing of the CPU 29 is completed, the pipeline control unit slave side 21 returns WACK to the pipeline control unit master side 12.
【0026】ステップ54(S54)において、WAC
Kを受信したパイプライン制御部マスタ側12はWAC
を活性化する。WACの活性化によりパイプライン制御
方式使用時の書き込みアクセスの終了がCPUインター
フェース10に通知される。以上で第二の計算機2のC
PU29へのデータ書き込みが終了する。In step 54 (S54), the WAC
The pipeline control unit master side 12 that has received K is WAC
Activate. The activation of the WAC notifies the CPU interface 10 of the end of the write access when using the pipeline control method. With the above, C of the second computer 2
Data writing to the PU 29 is completed.
【0027】ここで、第二の計算機2にパイプライン制
御方式の書き込みリクエストがある際、再びパイプライ
ン制御方式使用時の書き込みアクセスが起動される。リ
クエストがない場合、第一の計算機1のCPU19には
既に処理の終了が通知済であり、パイプライン制御方式
使用時の書き込みアクセスを起動する必要はない。Here, when the second computer 2 has a write request of the pipeline control method, the write access when the pipeline control method is used is activated again. When there is no request, the CPU 19 of the first computer 1 has already been notified of the end of processing, and it is not necessary to activate write access when using the pipeline control method.
【0028】以下、パイプライン制御方法を用い、第一
の計算機1が第二の計算機2の情報データを読み出す際
の動作について図9を参照して説明する。第二の計算機
2のCPU29は、書き込みリクエストを受け、第一の
計算機1に情報を返す必要が生じた場合、読み出しパイ
プライン制御部のマスタ側23を起動し、第一の計算機
1側にデータを返す。返されたデータは第一の計算機1
のCPU19が読み出すまでレジスタ15に格納され
る。The operation when the first computer 1 reads the information data of the second computer 2 using the pipeline control method will be described below with reference to FIG. When the CPU 29 of the second computer 2 receives the write request and needs to return the information to the first computer 1, it activates the master side 23 of the read pipeline control unit to send data to the first computer 1 side. return it. The returned data is the first calculator 1
It is stored in the register 15 until read by the CPU 19.
【0029】この場合においては、アドレス/データ情
報はデータセレクタ22、読み出しデータ信号(RD)
用伝送線33、パイプライン制御用読み込みバッファ1
4、パイプライン制御用読み込みレジスタ(伝送路側)
15およびパイプライン制御用読み込みレジスタ(伝送
路側)を介して第一の計算機1に読み込まれる。使用さ
れる制御部は読み出しパイプライン制御部のスレーブ側
17および読み出しパイプライン制御部マスタ側23で
ある。ステップ61(S61)において、読み出しパイ
プライン制御部マスタ側23が第二の計算機2のCPU
29によって起動される。これにより読み出しパイプラ
イン制御部マスタ側23はRSTB信号を発生する。こ
れによってレジスタ16に読み出しデータが格納され
る。さらに、読み出しパイプライン制御部のスレーブ側
17に起動がかかる。この際、データセレクタ22は読
み出しパイプライン制御部マスタ側23の制御によりパ
イプライン読み込みデータ線28bを選択している。ス
テップ62(S62)において、読み出しパイプライン
制御部のスレーブ側17は、レジスタ15が空の場合、
レジスタ16の内容をレジスタ15に転送する。ここ
で、レジスタ15が空であることの確認は、第一の計算
機1のCPU19インターフェースへのRAC信号によ
って行われる。RACが活性化されていた場合、15は
空ではなく、不活性化の場合は15は空である。レジス
タ16にデータが書き込まれ、かつ、レジスタ15が空
でない場合は、レジスタ15が空になるまでレジスタ1
5へのデータの転送は延期される。In this case, the address / data information includes the data selector 22 and the read data signal (RD).
Transmission line 33, pipeline control read buffer 1
4. Pipeline control read register (transmission path side)
The data is read into the first computer 1 via 15 and the pipeline control read register (transmission path side). The control units used are the slave side 17 and the read pipeline control unit master side 23 of the read pipeline control unit. In step 61 (S61), the read pipeline control unit master side 23 is the CPU of the second computer 2.
It is activated by 29. As a result, the read pipeline control unit master side 23 generates the RSTB signal. As a result, the read data is stored in the register 16. Furthermore, the slave side 17 of the read pipeline control unit is activated. At this time, the data selector 22 selects the pipeline read data line 28b under the control of the read pipeline controller master side 23. In step 62 (S62), the slave side 17 of the read pipeline control unit, if the register 15 is empty,
The contents of the register 16 are transferred to the register 15. Here, the confirmation that the register 15 is empty is performed by the RAC signal to the CPU 19 interface of the first computer 1. If RAC was activated, then 15 is not empty, and if inactive, 15 is empty. If data is written in the register 16 and the register 15 is not empty, the register 1 is used until the register 15 becomes empty.
The transfer of data to 5 is postponed.
【0030】ステップ63(S63)において、レジス
タ15にデータが転送されると、読み出しパイプライン
制御部スレーブ側17は、RACK信号をパイプライン
制御部マスタ側23に返す。In step 63 (S63), when the data is transferred to the register 15, the read pipeline controller slave side 17 returns the RACK signal to the pipeline controller master side 23.
【0031】パイプライン制御方式使用時のCPUイン
ターフェース10および第一の計算機1のCPUの読み
出しアクセスは以下の通り。レジスタ15に格納されて
いるデータについて読み出しアクセスを行う際、レジス
タ15が空の場合は、レジスタ15にデータが到着する
までCPUは待たされる。このアクセスは、図4のイン
ターフェースレジスタ空間42へのアクセスという形で
行われる。この際のタイミングを図7に示す。以上で、
読み出しデータの第一の計算機1のCPU19への転送
は終了する。The read access of the CPU interface 10 and the CPU of the first computer 1 when the pipeline control method is used is as follows. When performing a read access to the data stored in the register 15, if the register 15 is empty, the CPU waits until the data arrives at the register 15. This access is performed in the form of access to the interface register space 42 of FIG. The timing at this time is shown in FIG. Above,
The transfer of the read data to the CPU 19 of the first computer 1 ends.
【0032】以下、本発明の第二の実施例について述べ
る。第一の実施例の計算機にアドレス空間に制限があっ
て、同期制御空間とパイプライン制御空間を別々に取れ
ない場合は、図10のように両者を同じ空間に取り、C
PUインターフェース内のレジスタを使用して両者でア
ドレス空間を共用し、同期通信とパイプライン通信で通
信処理に使用するアドレス空間を切り替えるという方法
である。この場合、インターフェースレジスタ空間42
に切替用レジスタを設け、このレジスタに、例えば0を
設定した場合、同期通信用の回路が動作し、1を設定し
た場合パイプライン通信用の回路が動作するように装置
を構成する。この切替えは、各計算機のCPUは通信処
理に先立って前記レジスタを設定し、使用用途により切
り替える方法で行う。The second embodiment of the present invention will be described below. In the case where the computer of the first embodiment has a limited address space and cannot take the synchronous control space and the pipeline control space separately, both are taken in the same space as shown in FIG.
This is a method in which a register in the PU interface is used to share the address space with each other, and the address space used for communication processing is switched between synchronous communication and pipeline communication. In this case, the interface register space 42
A switching register is provided in the device, and when the register is set to 0, for example, the circuit for synchronous communication operates, and when the register is set to 1, the circuit for pipeline communication operates. This switching is performed by a method in which the CPU of each computer sets the register prior to communication processing and switches according to the intended use.
【0033】以下、本発明の第三の実施例について述べ
る。この実施例では、パイプライン通信時にインターフ
ェースレジスタ空間42ではなく、パイプラインアドレ
ス空間41にアクセスすることにより通信を行うもので
ある。第一の実施例において、パイプライン通信使用時
のCPUインターフェース10および第一の計算機1の
CPUの読み出しアクセスにおいて、パイプラインアド
レス空間をアクセスすることにより、レジスタ15の読
み出しと同時に、書き込みパイプライン通信を起動し
て、アドレスデータを第一の計算機1に送る。アドレス
に意味を持たせることによって、データを受け取ると同
時に次のデータの送出の要求を出すことにより連続的に
データを受け取るものである。The third embodiment of the present invention will be described below. In this embodiment, communication is performed by accessing the pipeline address space 41 instead of the interface register space 42 during pipeline communication. In the first embodiment, in the read access of the CPU interface 10 and the CPU of the first computer 1 when using the pipeline communication, by accessing the pipeline address space, at the same time as the reading of the register 15, the write pipeline communication is performed. To send address data to the first computer 1. By giving a meaning to the address, the data is continuously received by receiving the data and simultaneously issuing a request for sending the next data.
【0034】以下、図11を参照して説明する。第二の
計算機2に図11(A)に示すようなn本のレジスタ5
0〜52〜5nける。これらのアドレスは図11(B)
のようになっているものとする。ただし、ここでは説明
の簡略化のため、レジスタ50〜52のアドレスのみ示
してある。書き込みアドレス信号(WA)と書き込みデ
ータ信号(WD)用伝送線30上のアドレス情報のう
ち、bit23〜4はレジスタセットAを示し、bit
3は読み込み(0)書き込み(1)の別を示し、bit
2〜0でレジスタの指定を行う。以下、レジスタセット
Aへのアクセスを行う場合について述べる。第一の計算
機1がレジスタ52に書き込みする場合、bit3〜0
を1010とし、書き込みデータを指定し、書き込み動
作を行う。以上でレジスタ52に対する書き込みが完了
する。第一の計算機1がレジスタ50の読み込みを行う
場合、bit3〜0を0100として、まず書き込みア
クセスを行う。ここで、書き込みアクセスになっている
にもかかわらずbit3が0になっているので、書き込
みデータは捨てられることになる。ここで、第二の計算
機2のCPU29はアドレスを解釈し、レジスタ52を
読み出し、第一の計算機1に送出する。第一の計算機1
のCPU19はパイプライン制御用読み込みレジスタ
(伝送路側)15を読み出すことにより送信された値を
得ることができる。以上と同様な方法で各レジスタが読
み書きできる。A description will be given below with reference to FIG. The second computer 2 has n registers 5 as shown in FIG.
0 to 52 to 5n. These addresses are shown in FIG. 11 (B).
It is supposed to be. However, for simplification of description, only the addresses of the registers 50 to 52 are shown here. Of the address information on the write address signal (WA) and the write data signal (WD) transmission line 30, bits 23 to 4 indicate the register set A, and bit 23
3 indicates whether read (0) or write (1), and bit
Specify the register with 2 to 0. Hereinafter, a case of accessing the register set A will be described. When the first computer 1 writes to the register 52, bits 3 to 0
Is set to 1010, write data is designated, and the write operation is performed. With the above, writing to the register 52 is completed. When the first computer 1 reads the register 50, bits 3 to 0 are set to 0100 and write access is performed first. Here, since the bit3 is 0 even though it is the write access, the write data is discarded. Here, the CPU 29 of the second computer 2 interprets the address, reads the register 52, and sends it to the first computer 1. First calculator 1
The CPU 19 can read the pipeline control read register (transmission path side) 15 to obtain the transmitted value. Each register can be read and written by the same method as above.
【0035】このようなレジスタの読み書きを行う場合
おいて、まず、第一の計算機1がパイプライン書き込み
を行い、ついでパイプラインアドレス空間41において
レジスタ50の読み込みを行う。この際、第一の計算機
1が出力するアドレス情報のbit3〜0を0010と
指定し、次の読み出しレジスタをレジスタ51と指定す
る。次のパイプライン空間でのレジスタ51の読み込み
の際にはアドレス情報のbit3〜0を0100と設定
し、レジスタ52を指定する。このように、読み出しを
行う際、次に読み出すレジスタのアドレスを指定するこ
とにより、連続的な読み込みが可能となる。In the case of reading and writing such a register, first, the first computer 1 performs pipeline writing, and then reads the register 50 in the pipeline address space 41. At this time, bits 3 to 0 of the address information output by the first computer 1 are designated as 0010, and the next read register is designated as the register 51. When reading the register 51 in the next pipeline space, bits 3 to 0 of the address information are set to 0100 and the register 52 is designated. Thus, when reading is performed, continuous reading is possible by designating the address of the register to be read next.
【0036】本発明のデータ通信方法および装置は、上
記実施例に限定されず、他に種々の構成をとることがで
きる。また、上述した装置構成は例示である。The data communication method and apparatus of the present invention are not limited to the above-mentioned embodiment, and various other configurations can be adopted. Further, the above-described device configuration is an example.
【0037】[0037]
【発明の効果】本発明のデータ通信方法は、同期通信方
式および非同期通信方式により、性質の異なる情報を送
受信し、送受信する情報の性質により、送信する際の通
信方式を選択することにより各情報の性質に合った方法
で情報の送受信を行う。また、情報の送信と受信を独立
の経路で行うことにより情報伝送効率を高め、情報伝送
経路を両手順で共用することにより計算機間を接続する
ケーブルの量を少なくしている。According to the data communication method of the present invention, information having different properties is transmitted / received by the synchronous communication system and the asynchronous communication system, and each information is selected by selecting the communication system at the time of transmission according to the property of the transmitted / received information. Information is transmitted and received by a method suitable for the nature of. In addition, the information transmission efficiency is improved by transmitting and receiving the information through independent paths, and the number of cables connecting the computers is reduced by sharing the information transmission path by both procedures.
【0038】以上述べたように本発明の同期制御とパイ
プライン制御を組み合わせたデータ通信方法およびその
装置によれば、各情報の性質に合った方法で情報の送受
信を行うことができ、上記通信制御手段を切り換えた場
合に同期通信で送受信されている情報の欠落を防止する
ことができ、情報伝送効率を高め、上記両通信方式の切
替えを容易かつ速やかに行うことが可能なデータ通信方
法および装置を提供できる。As described above, according to the data communication method and the apparatus for combining the synchronous control and the pipeline control of the present invention, information can be transmitted and received by a method suitable for the property of each information, and the above communication is performed. A data communication method capable of preventing loss of information transmitted / received by synchronous communication when the control means is switched, improving information transmission efficiency, and capable of easily and promptly switching between the both communication systems, and A device can be provided.
【図1】 本発明のデータ通信方法に使用される計算機
間インターフェースの構成図である。FIG. 1 is a configuration diagram of an inter-computer interface used in a data communication method of the present invention.
【図2】 本発明のデータ通信方法が適用される計算機
ネットワークの構成図である。FIG. 2 is a configuration diagram of a computer network to which the data communication method of the present invention is applied.
【図3】 本発明のデータ通信方法が適用される計算機
の構成図である。FIG. 3 is a configuration diagram of a computer to which the data communication method of the present invention is applied.
【図4】 本発明のデータ通信方法が適用される計算機
のアドレス空間を示す図である。FIG. 4 is a diagram showing an address space of a computer to which the data communication method of the present invention is applied.
【図5】 同期通信方式を用い、データを第一の計算機
1が第二の計算機2にデータを書き込む際の動作を示す
図である。5 is a diagram showing an operation when the first computer 1 writes data to the second computer 2 by using the synchronous communication system. FIG.
【図6】 同期通信方式を用い、データを第一の計算機
1が第二の計算機2からデータを読み込む際の動作を示
す図である。FIG. 6 is a diagram showing an operation when the first computer 1 reads data from the second computer 2 by using the synchronous communication system.
【図7】 パイプライン制御方法を用い、第一の計算機
1が第二の計算機2にデータを書き込む際の動作を示す
図である。FIG. 7 is a diagram showing an operation when the first computer 1 writes data to the second computer 2 by using the pipeline control method.
【図8】 本発明のデータ通信方法に適用される計算機
インターフェースの書き込み側パイプライン制御のタイ
ミングである。FIG. 8 is a timing chart of a write side pipeline control of a computer interface applied to the data communication method of the present invention.
【図9】 パイプライン制御方法を用い、第一の計算機
1が第二の計算機2からデータを読み込む際の動作を示
す図である。FIG. 9 is a diagram showing an operation when the first computer 1 reads data from the second computer 2 by using the pipeline control method.
【図10】 本発明のデータ通信方法において、同期制
御アドレス空間とパイプライン制御アドレス空間共用し
た場合のアドレス空間を示す図である。FIG. 10 is a diagram showing an address space when the synchronization control address space and the pipeline control address space are shared in the data communication method of the present invention.
【図11】 本発明の第三の実施例のアクセス方法を示
す図である。FIG. 11 is a diagram showing an access method according to a third embodiment of the present invention.
1・・・第一の計算機 2・・・第二の計算機 3・・・第一の計算機1と第二の計算機2を接続するケ
ーブル 10・・・CPUインターフェース 11・・・アドレスおよび出力データ用ラッチ 12・・・書き込みパイプライン制御部マスタ側 13・・・同期制御用データ用バッファ 14・・・パイプライン制御用読み込みバッファ 15・・・パイプライン制御用読み込みレジスタ(CP
U側) 16・・・パイプライン制御用読み込みレジスタ(伝送
路側) 17・・・読み出しパイプライン制御部のスレーブ側 18・・・同期制御部マスタ側 19・・・第一の計算機1のCPU 20・・・WD信号用ラッチ 21・・・書き込みパイプライン制御部スレーブ側 22・・・データセレクタ 23・・・読み出しパイプライン制御部マスタ側 24・・・WD信号用バッファ 25・・・同期制御部スレーブ側 26・・・同期書き込みアドレス線 27・・・同期書き込みデータ線 28a・・・同期読み出しデータ線 28b・・・パイプライン読み込みデータ線 29・・・第二の計算機2のCPU 30・・・書き込みアドレス信号(WA)と書き込みデ
ータ信号(WD)用伝送線 31・・・書き込みデータストローブ信号(WSTB)
用伝送線 32・・・書き込みデータ受理信号(WACK)用伝送
線 33・・・読み出しデータ信号(RD)用伝送線 34・・・パイプライン制御読み出しストローブ信号
(RSTB)用伝送線 35・・・パイプライン制御読み出しデータ受理(RA
CK)信号用伝送線 36・・・同期制御データリクエスト(DREQ)信号
用伝送線 37・・・同期制御データ伝送終了(DACK)信号用
伝送線 40・・・同期アドレス空間 41・・・パイプラインアドレス空間 42・・・インターフェースアドレス空間 50〜52・・・第二の実施例における第二の計算機2
のレジスタ1 ... 1st computer 2 ... 2nd computer 3 ... Cable connecting 1st computer 1 and 2nd computer 2 10 ... CPU interface 11 ... For address and output data Latch 12 ... Write pipeline control unit master side 13 ... Synchronous control data buffer 14 ... Pipeline control read buffer 15 ... Pipeline control read register (CP
U side) 16 ... Pipeline control read register (transmission path side) 17 ... Read pipeline control unit slave side 18 ... Synchronous control unit master side 19 ... CPU 1 of the first computer 1 ... WD signal latch 21 ... write pipeline controller slave side 22 ... data selector 23 ... read pipeline controller master side 24 ... WD signal buffer 25 ... synchronization controller Slave side 26 ... Synchronous write address line 27 ... Synchronous write data line 28a ... Synchronous read data line 28b ... Pipeline read data line 29 ... CPU 2 of the second computer 2 ... Write address signal (WA) and write data signal (WD) transmission line 31 ... Write data strobe signal (WST) )
Transmission line 32 ... Transmission line for write data acceptance signal (WACK) 33 ... Transmission line for read data signal (RD) 34 ... Transmission line for pipeline control read strobe signal (RSTB) 35 ... Accept pipeline read data (RA
CK) signal transmission line 36 ... Synchronous control data request (DREQ) signal transmission line 37 ... Synchronous control data transmission end (DACK) signal transmission line 40 ... Synchronous address space 41 ... Pipeline Address space 42 ... Interface address space 50-52 ... Second computer 2 in the second embodiment
Register
Claims (6)
で情報の送受信を行う計算機ネットワークにおいて、 計算機相互の同期通信方式および非同期通信方式によ
り、性質の異なる情報を送受信し、 送受信する情報の性質により、送信する際の通信方式を
選択し、 情報の送信と受信を独立の経路で行い、 情報伝送経路を両手順で共用したことを特徴とするデー
タ通信方法。1. In a computer network in which a plurality of computers are connected to each other and information is transmitted and received between the computers, information of different characteristics is transmitted and received by the synchronous communication method and the asynchronous communication method of the computers, and A data communication method characterized by selecting a communication method for transmission, transmitting and receiving information via independent paths, and sharing the information transmission path by both procedures, depending on the nature.
ッサ制御データを含み、 情報データの送受信にパイプライン制御方式を用いたこ
とを特徴とするデータ通信方法。2. The data communication method according to claim 1, wherein the information having different properties includes at least information data and processor control data, and a pipeline control method is used for transmitting and receiving the information data. ..
報読み出しをする際に、他の計算機に対して情報を送出
することを特徴としたデータ通信方法。3. The data communication method according to claim 2, wherein one computer sends information to another computer when reading information of communication in the pipeline control system. Method.
で情報の送受信を行う計算機ネットワークにおいて、 それぞれの制御伝達経路に対応した同期通信制御手段お
よび非同期通信制御手段を有し、 情報伝送経路に情報を一時記憶し、順次送出する手段
と、少なくとも同期通信制御手段の制御に応答してその
手段を迂回する手段を有し、 情報送信経路と受信経路を独立に設け、上記各手段で共
有し、同期通信制御手段および非同期通信制御手段が前
記情報を一時記憶し、順次送出する手段を制御すること
を特徴とするデータ通信装置。4. A computer network in which a plurality of computers are connected to each other and information is transmitted and received between the computers, has synchronous communication control means and asynchronous communication control means corresponding to respective control transmission paths, and an information transmission path. Has means for temporarily storing information and sequentially sending the information, and means for bypassing the means at least in response to the control of the synchronous communication control means. The information transmission path and the reception path are provided independently and shared by each of the above means. Then, the data communication device is characterized in that the synchronous communication control means and the asynchronous communication control means control the means for temporarily storing the information and sequentially sending the information.
ッサ制御データを含み、 情報データの通信制御手段としてパイプライン制御手段
を設けたことを特徴とするデータ通信装置。5. The data communication apparatus according to claim 4, wherein the information having different properties includes at least information data and processor control data, and pipeline control means is provided as communication control means for the information data. Communication device.
段の情報読み出しをする際に、他の計算機に対して情報
を送出する手段を有することを特徴としたデータ通信装
置。6. The data communication device according to claim 5, wherein when one computer temporarily stores the information and reads the information by means for sequentially transmitting the information, a means for transmitting the information to another computer is provided. A data communication device characterized by having.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4177612A JPH05342118A (en) | 1992-06-11 | 1992-06-11 | Method and device for data communication obtained by combining synchronization control and pipeline control |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4177612A JPH05342118A (en) | 1992-06-11 | 1992-06-11 | Method and device for data communication obtained by combining synchronization control and pipeline control |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05342118A true JPH05342118A (en) | 1993-12-24 |
Family
ID=16034054
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4177612A Pending JPH05342118A (en) | 1992-06-11 | 1992-06-11 | Method and device for data communication obtained by combining synchronization control and pipeline control |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05342118A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6901025B2 (en) | 2002-12-18 | 2005-05-31 | Renesas Technology Corp. | Nonvolatile semiconductor memory device which can be programmed at high transfer speed |
US7032122B2 (en) | 2002-12-24 | 2006-04-18 | Renesas Technology Corp. | Data transfer system capable of transferring data at high transfer speed |
-
1992
- 1992-06-11 JP JP4177612A patent/JPH05342118A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6901025B2 (en) | 2002-12-18 | 2005-05-31 | Renesas Technology Corp. | Nonvolatile semiconductor memory device which can be programmed at high transfer speed |
US7032122B2 (en) | 2002-12-24 | 2006-04-18 | Renesas Technology Corp. | Data transfer system capable of transferring data at high transfer speed |
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