JPH05327794A - データキャリアのクロック抽出方法及びクロック抽出回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＡＳＫ変調される信号を受信するデータキャ
リアのクロック抽出回路において、クロックを正確に抽
出できるようにすること。 【構成】 共振回路１にダイオードＤ４，Ｄ５、抵抗Ｒ
３から成る全波整流回路１１を接続する。そしてその出
力をコンパレータ１２によってピーク値に近いレベルで
弁別し、抵抗Ｒ４，コンデンサＣ４から成る充放電回路
に与える。そして充放電回路の時定数をキャリア周波数
程度に選定し、その出力をコンパレータ１４で弁別する
ことによってクロックを抽出するようにしている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電磁誘導を用いて非接触
でデータの送受信を行うデータキャリアのクロック抽出
方法及びクロック抽出回路に関するものである。

【０００２】

【従来の技術】従来、工場における組立搬送ラインでの
物品，製品の識別や、特定場所での人間の通行等を管理
するため、識別システムが用いられている。このような
識別システムでは、特開平１−151832号に開示されてい
るように、識別対象物にメモリを有するデータキャリア
を設け、外部からの伝送によってデータキャリアに必要
な情報を書込んでおき、必要に応じてその情報を読出す
ようにしている。このようなデータキャリアは工場のパ
レット等に取付けられたり、人が携帯するＩＤカードに
内蔵されて使用される場合がある。一方、データキャリ
アの移動経路に沿って配置された書込／読出制御ユニッ
トは、このデータキャリアに必要なデータを書込み又は
読出すように構成される。

【０００３】図８は従来のデータキャリアの一例を示す
ブロック図である。本図においてデータキャリアは、書
込／読出制御ユニットに対向する位置に設けられたコイ
ルＬ１及びコンデンサＣ１より構成される共振回路１を
有している。この共振回路１には図示のようにダイオー
ドブリッジ２及びその出力を平滑するコンデンサＣ２か
ら成る平滑回路３が設けられる。コンデンサＣ２にはツ
ェナダイオードＺＤが並列に接続され、整流した一定電
圧の直流電圧を電源としてデータキャリアの各ブロック
に供給している。又共振回路１の両端にはダイオードＤ
１，Ｄ２が接続され、そのカソード端が共通接続されて
抵抗Ｒ１，コンデンサＣ３から成る積分回路４に接続さ
れる。この積分回路４はＡＳＫ変調された入力信号の包
絡線検波をするものであって、その出力はコンパレータ
５に与えられる。コンパレータ５は所定の閾値で入力信
号を弁別することによってクロック信号を抽出するもの
である。

【０００４】又共振回路１の一端にはダイオードＤ３，
抵抗Ｒ２から成る半波整流回路が接続され、その出力端
はバッファ６に接続される。バッファ６は入力信号を波
形整形することによってキャリア信号を得るものであ
り、例えばＣＭＯＳ型のバッファで構成される。

【０００５】次にこの従来のデータキャリアのクロック
抽出動作について波形図を参照しつつ説明する。図９
（ａ）を図示しない書込／読出制御ユニットから送出さ
れた信号とすると、又ダイオードＤ１，Ｄ２のカソード
端には図９（ｂ）に示すように全波整流され、且つコン
デンサＣ３，抵抗Ｒ１によって平滑された信号が得られ
る。この出力はコンパレータ５によって所定の閾値Ｖre
f で弁別されるため、図９（ｃ）に示すクロック信号Ｃ
ＬＫが出力される。又ダイオードＤ３のカソード端には
図９（ｄ）に示すように半波整流された信号が得られ
る。この半波整流出力をバッファ６によって整形するこ
とによって図９（ｅ）に示す信号がキャリア信号として
出力される。

【０００６】図９（ｃ）に示すクロックＣＬＫ及び図９
（ｅ）のキャリア信号はメモリ制御部７に与えられる。
メモリ制御部７は書込／読出制御ユニットからのコマン
ド及びデータを受信し、メモリ８に必要なデータを書込
み又は読出すように制御するものである。又メモリ８か
ら読出されたデータはメモリ制御部７によってシリアル
信号に変換され、残響制御部９に与えられる。残響制御
部９では共振回路１の両端を短絡することによって残響
を制御し、書込／読出制御ユニット側に信号を伝送して
いる。

【０００７】

【発明が解決しようとする課題】しかしながらこのよう
な従来のデータキャリアにおいて、コンデンサＣ３，抵
抗Ｒ１から成る積分回路の時定数は、リップルを小さく
押さえコンパレータ５のチャタリングを防ぐためにキャ
リアの周期の１０倍以上の時定数とする必要がある。又
コンパレータ５の閾値Ｖref をあまり低くすれば、図９
（ｃ）に示す遅れ時間τの幅が広くなり、クロック信号
を正常に復調することが難しくなる。従ってコンパレー
タ５の閾値設定が難しいという欠点があった。

【０００８】又この積分回路を含めてすべての回路をＩ
Ｃ化することが好ましい。しかしＩＣ内ではコンデンサ
の容量はチップ面積に対応するため、あまり容量を大き
くすることができない。従って同一の時定数でも抵抗値
を大きくする必要がある。しかしＩＣ内の抵抗値は目標
値に対して 0.5〜２倍程度と大きくばらつくため、時定
数の誤差が大きくなるという欠点があった。しかしコン
デンサの容量はチップ面積に影響するためあまり大きく
することができず、ＩＣ化が難しいという欠点があっ
た。

【０００９】本発明はこのような従来の問題点に鑑みて
なされたものであって、時間遅れを少なくして正確にク
ロック信号を抽出できるようにすることを技術的課題と
する。

【００１０】

【課題を解決するための手段】本願の請求項１の発明
は、ＡＳＫ変調された信号からクロック信号を抽出する
データキャリアのクロック抽出方法であって、ＡＳＫ信
号のキャリア信号をその電圧レベルを一定として共振さ
せて受信し、共振出力をピーク値に近いレベルを閾値と
して弁別し、弁別した出力によって充放電を行い、キャ
リアが停止したときに充放電の出力変化を弁別すること
によりクロック信号を抽出するものである。

【００１１】本願の請求項２の発明は、ＡＳＫ変調され
た信号からクロック信号を抽出するデータキャリアのク
ロック抽出回路であって、ＡＳＫ信号のキャリア周波数
の信号と共振し両端の電圧レベルを一定とする共振回路
と、共振回路の出力のピーク値に近いレベルで共振出力
を弁別する第１の弁別回路と、弁別回路の出力により充
放電する充放電回路と、キャリアが停止したときに充放
電回路の出力の変化を弁別することによりクロック信号
を抽出する第２の弁別回路と、を具備することを特徴と
するものである。

【００１２】本願の請求項３の発明は、ＡＳＫ変調され
た信号からクロック信号を抽出するデータキャリアのク
ロック抽出方法であって、ＡＳＫ信号のキャリア信号を
その電圧レベルを一定として共振させて受信し、共振出
力を相異なる第１，第２のレベルで弁別し、キャリアが
停止したときの第１，第２の弁別出力のタイミングに基
づいてクロック信号を抽出することを特徴とするもので
ある。

【００１３】本願の請求項４の発明は、ＡＳＫ変調され
た信号からクロックを識別するデータキャリアのクロッ
ク抽出回路であって、ＡＳＫ信号のキャリア周波数の信
号と共振し両端の電圧レベルを一定とする共振回路と、
共振回路の出力を第１の閾値で弁別する第１の弁別回路
と、共振回路の出力を第１の閾値より低い第２の閾値で
弁別する第２の弁別回路と、第１，第２の弁別回路の出
力のタイミングに基づいてクロック信号を抽出するクロ
ック抽出手段と、を具備することを特徴とするものであ
る。

【００１４】本願の請求項５の発明では、クロック抽出
手段は、第１，第２の弁別回路の出力の排他的論理和を
とるＥＯＲ回路と、ＥＯＲ回路の遅延出力及び第２の弁
別回路の出力との論理積をとるアンド回路と、アンド回
路の出力に基づいて第１の弁別回路の出力を判別する保
持手段と、を具備することを特徴とするものである。

【００１５】本願の請求項６の発明では、クロック抽出
手段は、第２の弁別回路の出力をキャリアの周期より十
分短い時間遅延させる遅延回路と、遅延回路の出力によ
って第１の弁別回路の出力を判別する保持手段と、を具
備することを特徴とするものである。

【００１６】

【作用】このような特徴を有する本願の請求項１又は２
の発明によれば、共振回路の出力を共振回路の出力のピ
ーク値に近いレベルで出力を弁別し、その出力に基づい
て充放電を行っている。この充放電回路の時定数はキャ
リア周波数に対応したものとしておき、キャリアが停止
したときの出力変化に基づいてクロックを抽出してい
る。

【００１７】又本願の請求項３，４の発明では、共振回
路の出力を互いに閾値が異なる第１，第２の弁別回路に
よって弁別し、その出力のタイミングに基づいてクロッ
ク信号を抽出するようにしている。

【００１８】更に本願の請求項５の発明では、請求項４
記載の第１，第２の弁別回路より得られる出力の排他的
論理和をとり、その出力をわずかに遅延させ、第２の弁
別回路の出力との論理積をとっている。そうすれば第１
の弁別回路の出力判別のタイミングが得られ、このタイ
ミング毎に第１の弁別回路の出力を判別することによっ
て、クロックを抽出している。

【００１９】又本願の請求項６の発明では、第２の弁別
回路の出力をキャリアの周期より十分短い時間遅延させ
ている。そうすれば第１の弁別回路の出力判別のタイミ
ングが得られ、このタイミング毎に第１の弁別回路の出
力を保持することによってクロックを抽出するようにし
ている。

【００２０】

【実施例】図１は本発明の一実施例によるデータキャリ
アのクロック抽出回路の主要部の構成を示す図である。
本図において前述した従来例と同一部分は同一符号を付
して詳細な説明を省略する。コンデンサＣ１，コイルＬ
１から成る共振回路１にダイオードブリッジ２が接続さ
れ、その正極端にコンデンサＣ２，ツェナダイオードＺ
Ｄが接続されることは前述した従来例と同様である。本
実施例では共振回路１の両端にダイオードＤ４，Ｄ５の
アノードが接続され、カソード端が共通接続されて抵抗
Ｒ３を介して接地されている。ダイオードＤ４，Ｄ５、
抵抗Ｒ３は全波整流回路１１を構成しており、その出力
端にはＭＯＳ型のコンパレータ１２が接続される。この
コンパレータ１２の出力端子には、閾値Ｖref1を持つＮ
型ＭＯＳ１３のゲートが接続される。ＭＯＳ１３のドレ
インは抵抗Ｒ４を介して電源Ｖccに接続され、又コンデ
ンサＣ４を介して接地されており、ソース端は直接接地
されている。抵抗Ｒ４，コンデンサＣ４は全波整流した
信号を連続させることができるキャリア周波数程度の時
定数を有するものとする。そして抵抗Ｒ４，コンデンサ
Ｃ４の共通接続端にはＭＯＳ型のコンパレータ１４が接
続される。この閾値Ｖref2は後述するように、抵抗Ｒ４
とコンデンサＣ４のキャリアによる充電電圧より高いレ
ベルに設定しておくものとする。

【００２１】次に本実施例の動作について説明する。図
２（ａ）〜（ｅ）は本実施例によるデータキャリアのク
ロック抽出回路のａ〜ｅの各部の波形を示す波形図であ
る。まず共振回路１に図２（ａ）に示す信号が受信され
た場合には、ダイオードブリッジ２によって全波整流さ
れ平滑されてデータキャリアの電源として各部に供給さ
れる。又ダイオードＤ４，Ｄ５と抵抗Ｒ３による全波整
流回路１１によって図２（ｂ）に示すように全波整流さ
れる。この整流された信号はコンパレータ１２によって
方形波に変換される。このコンパレータ１２の閾値Ｖre
f1を図２（ｂ）に示すように入力信号のサイン波のピー
ク値にほぼ近いレベルに設定しておくものとすれば、図
２（ｃ）に示すような方形波信号が得られる。共振回路
１の入力レベルはツェナダイオードＺＤのツェナ電圧に
よってほぼ決まるため、このツェナ電圧よりわずかに低
いレベルに閾値Ｖref1を設定しておくことによって、常
に全波整流波形のピーク値に近いレベルに閾値を設定す
ることができる。そしてこの方形波信号はＭＯＳ１３に
与えられ、抵抗Ｒ４を介してコンデンサＣ４が図２
（ｄ）に示すように充放電される。抵抗Ｒ４，コンデン
サＣ４の時定数は、キャリア周波数に近い時定数として
設定しておけば、方形波のＬレベルで断続的に充電され
る。一方コンパレータ１４の閾値Ｖref2はこれより高い
レベルに設定しておくものとする。そうすればコンパレ
ータ１４より図２（ｅ）に示すようなクロックＣＬＫを
抽出することができる。

【００２２】この場合には閾値Ｖref1をピーク値に近い
レベルに設定しておけば、前述した従来例のように全波
整流波形をそのまま平滑し、そのレベルの低下によって
クロックを弁別する場合に比べてクロック検出の立下り
の時間誤差を短くすることができる。従って受信した信
号のクロックを正確に抽出することができる。

【００２３】尚ここでコンパレータ１１，１３は通常の
コンパレータとしているが、ＭＯＳバッファをそのまま
用いてコンパレータとすることも可能である。例えば図
３（ａ）に示すようにＣＭＯＳ型の構成とし、チャンネ
ルドープ量を変化させることによって閾値を変更するこ
とができる。又図３（ｂ）に示すようにＮＭＯＳを用
い、チャンネルドープ量を変化させて閾値を調整するこ
とができる。更に図３（ｃ）に示すように入力側に抵抗
Ｒ５，Ｒ６の抵抗分圧回路を設け、この分圧レベルによ
って等価的にＭＯＳバッファの閾値を調整するようにし
てもよい。この場合にはチャンネルドープ量を変更する
必要がなく、閾値自体は電源のほぼ中点レベルとなる
が、抵抗値の調整によって等価的な閾値が調整できるこ
ととなる。更に抵抗分圧回路により分圧した電圧をＣＭ
ＯＳの電源として用いても等価的に閾値が調整できる。

【００２４】図４は本発明の第２実施例によるクロック
抽出回路の構成を示す回路図である。本図において前述
した第１実施例と同一部分は同一符号を付して詳細な説
明を省略する。本実施例においても共振回路１にはダイ
オードブリッジ２を接続し、平滑回路３によって平滑し
てデータキャリアの各部に電源を供給している。又共振
回路１の両端にはダイオードＤ４，Ｄ５が接続され、抵
抗Ｒ３と共に全波整流回路１１が形成される。そして全
波整流回路１１の出力はコンパレータ２１，２２に与え
られる。コンパレータ２１は第１の閾値Ｖref3、コンパ
レータ２２は第２の閾値Ｖref4（＜Ｖref3）を持つ第
１，第２の弁別回路である。コンパレータ２１の出力は
Ｄフリップフロップ２３のＤ入力端に与えられる。又コ
ンパレータ２２の出力は抵抗Ｒ７，コンデンサＣ５から
成る遅延回路２４に与えられる。遅延回路２４はキャリ
ア周波数の周期より十分短い期間、例えば１／４周期だ
け入力信号を遅延させる回路であって、その出力はバッ
ファ２５に与えられる。バッファ２５はこの信号を再び
方形波に整形してフリップフロップ２３のクロック入力
端に与える。フリップフロップ２３はこのバッファ２５
の出力に応じて入力レベルを保持する保持手段である。
このフリップフロップ２３のＱ出力がクロック信号ＣＬ
Ｋとしてデータキャリアのメモリ制御部に出力される。
ここで遅延回路２４，バッファ２５はコンパレータ２
１，２２の出力のタイミングに基づいてクロックを抽出
するクロック抽出手段２６を構成している。

【００２５】次に本実施例の動作についてタイムチャー
トを参照しつつ説明する。図５（ａ）〜（ｆ）は図４の
ａ〜ｆ点の波形を示すタイムチャートである。まず図５
（ａ）は共振回路１に入力される信号とする。共振回路
１によってこの信号が受信されると、図５（ｂ）に示す
ように全波整流回路１１によって全波整流され、コンパ
レータ２１，２２に与えられる。ここで図５（ｂ）に示
すようにコンパレータ２１，２２の閾値Ｖref3，Ｖref4
が設定されているものとすると、コンパレータ２１，２
２より夫々図５（ｃ），（ｄ）に示す波形整形された信
号が得られる。遅延回路２４はこの図５（ｄ）の信号を
約１／４周期遅延させているため、バッファ２５より図
５（ｅ）に示す信号が得られることとなる。そしてこの
出力の立上り毎にコンパレータ２１の出力を識別するた
め、フリップフロップ２３より図５（ｆ）に示すように
クロック信号ＣＬＫが再生されることとなる。このよう
に本実施例では一対の閾値を設け、その出力を遅延させ
た信号によってコンパレータ２１の閾値を保持すること
によって正確なクロック信号を再生できるようにしてい
る。尚本実施例は共振回路１に得られる信号を全波整流
しているが、半波整流した場合にも同様の構成によって
クロック信号を再生することができる。

【００２６】次に本発明の第３実施例について説明す
る。本実施例において前述した第１，第２実施例と同一
部分は同一符号を付して詳細な説明を省略する。本実施
例では図６に示すように、ダイオードＤ４，Ｄ５、抵抗
Ｒ３から成る全波整流回路１１の出力を夫々コンパレー
タ２１，２２に与える。そしてコンパレータ２１，２２
の出力を夫々ＥＯＲ回路３１に与える。ＥＯＲ回路３１
はこれらの排他的論理和をとる回路であって、その出力
は抵抗Ｒ８，コンデンサＣ６から成る遅延回路３２に与
えられる。遅延回路３２は微少時間入力信号を遅延させ
るものであり、その出力はバッファ３３を介してアンド
回路３４に与えられる。又コンパレータ２１の出力はア
ンド回路３４の他方の入力端、及びＤ型フリップフロッ
プ３５のＤ入力端に与えられる。アンド回路３４はＥＯ
Ｒ回路３１の出力とバッファ３３の出力との論理積をと
る回路であって、その出力はフリップフロップ３５のク
ロック入力端に与えられている。フリップフロップ３５
はアンド回路３４の出力に応じて入力レベルを保持する
保持手段であって、その出力端よりクロック信号ＣＬＫ
が出力される。ここでＥＯＲ回路３１，遅延回路３２，
バッファ３３，アンド回路３４及びＤ型フリップフロッ
プ３５は、第１，第２の弁別回路の出力のタイミングに
基づいてクロック信号を抽出するクロック抽出手段３６
を構成している。

【００２７】次に本実施例の動作について図７のタイム
チャートを参照しつつ説明する。図７は図６のａ〜ｉの
波形を夫々図７の（ａ）〜（ｉ）に示している。本実施
例においても図７（ａ）〜（ｄ）に示すように共振回路
１に入力される信号を全波整流し、閾値Ｖref3，Ｖref4
を有する一対のコンパレータ２１，２２で夫々出力を弁
別することは第２実施例と同様である。本実施例では図
７に全波整流波形の時間軸を拡大して示している。さて
ＥＯＲ回路３１からは図７（ｇ）に示すようにコンパレ
ータ２１，２２の時間差だけの信号が得られることとな
る。この信号をわずかに遅延回路３２によってシフトさ
せ、バッファ３３で波形整形することによって図７
（ｈ）に示す信号が得られる。そしてこの信号と図７
（ｃ）のコンパレータ２１の出力との論理積によって、
アンド回路３４より図７（ｉ）に示す信号が出力され
る。この信号の立下り時点は図７（ｃ），（ｉ）に示す
ように必ずコンパレータ２１の出力の立上り直後の状態
となっているため、これによってＤ型フリップフロップ
３５を介してクロックが抽出できる。そして共振回路１
に得られる信号がコンパレータ２１の閾値Ｖref3以下と
なればコンパレータ２１の出力レベルは常にＬレベルと
なるため、この信号がフリップフロップ３５によって保
持されることとなる。

【００２８】この実施例では遅延回路３２の遅延時間を
極めて短くすることができ、またその値は正確に設定し
なくても誤動作が起こることはない。従って遅延時間の
ばらつきを吸収して、正確にクロック信号を再生するこ
とができる。尚本実施例においても全波整流回路１１の
代わりに半波整流回路を用いてもクロック信号を再生で
きることはいうまでもない。

【００２９】

【発明の効果】以上詳細に説明したように本発明によれ
ば、データキャリアのクロック信号を時間遅れなく再生
することができる。又遅延回路の時定数は平滑回路に比
べて十分小さいため、大容量のコンデンサを用いる必要
がない。そのためコンデンサを含めて回路全体をＩＣ化
することが容易となる。

【図面の簡単な説明】

【図１】本発明の第１実施例によるデータキャリアのク
ロック抽出回路の構成を示す回路図である。

【図２】本実施例の動作を示すタイムチャートである。

【図３】本実施例のコンパレータの構成例を示す回路図
である。

【図４】本発明の第２実施例によるデータキャリアのク
ロック抽出回路の構成を示す回路図である。

【図５】本実施例の動作を示すタイムチャートである。

【図６】本発明の第３実施例によるデータキャリアのク
ロック抽出回路の構成を示す回路図である。

【図７】本実施例の動作を示すタイムチャートである。

【図８】従来のデータキャリアのクロック抽出回路を含
む構成を示す回路図である。

【図９】従来のクロック抽出回路の動作を示すタイムチ
ャートである。

【符号の説明】

１ 共振回路 ２ ダイオードブリッジ １１ 全波整流回路 １２，１４，２１，２２ コンパレータ ２３，３５ Ｄ型フリップフロップ ２４，３２ 遅延回路 ２６，３６ クロック抽出手段 ３１ ＥＯＲ回路 ３４ アンド回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ＡＳＫ変調された信号からクロック信号
   を抽出するデータキャリアのクロック抽出方法であっ
   て、 ＡＳＫ信号のキャリア信号をその電圧レベルを一定とし
   て共振させて受信し、 共振出力をピーク値に近いレベルを閾値として弁別し、 前記弁別した出力によって充放電を行い、 キャリアが停止したときに充放電の出力変化を弁別する
   ことによりクロック信号を抽出するデータキャリアのク
   ロック抽出方法。
2. 【請求項２】 ＡＳＫ変調された信号からクロック信号
   を抽出するデータキャリアのクロック抽出回路であっ
   て、 ＡＳＫ信号のキャリア周波数の信号と共振し両端の電圧
   レベルを一定とする共振回路と、 前記共振回路の出力のピーク値に近いレベルで共振出力
   を弁別する第１の弁別回路と、 前記弁別回路の出力により充放電する充放電回路と、 前記キャリアが停止したときに前記充放電回路の出力の
   変化を弁別することによりクロック信号を抽出する第２
   の弁別回路と、を具備することを特徴とするデータキャ
   リアのクロック抽出回路。
3. 【請求項３】 ＡＳＫ変調された信号からクロック信号
   を抽出するデータキャリアのクロック抽出方法であっ
   て、 ＡＳＫ信号のキャリア信号をその電圧レベルを一定とし
   て共振させて受信し、 前記共振出力を相異なる第１，第２のレベルで弁別し、 キャリアが停止したときの第１，第２の弁別出力のタイ
   ミングに基づいてクロック信号を抽出することを特徴と
   するデータキャリアのクロック抽出方法。
4. 【請求項４】 ＡＳＫ変調された信号からクロックを識
   別するデータキャリアのクロック抽出回路であって、 ＡＳＫ信号のキャリア周波数の信号と共振し両端の電圧
   レベルを一定とする共振回路と、 前記共振回路の出力を第１の閾値で弁別する第１の弁別
   回路と、 前記共振回路の出力を前記第１の閾値より低い第２の閾
   値で弁別する第２の弁別回路と、 前記第１，第２の弁別回路の出力のタイミングに基づい
   てクロック信号を抽出するクロック抽出手段と、を具備
   することを特徴とするデータキャリアのクロック抽出回
   路。
5. 【請求項５】 前記クロック抽出手段は、 前記第１，第２の弁別回路の出力の排他的論理和をとる
   ＥＯＲ回路と、 前記ＥＯＲ回路の遅延出力及び前記第２の弁別回路の出
   力との論理積をとるアンド回路と、 前記アンド回路の出力に基づいて前記第１の弁別回路の
   出力を判別する保持手段と、を具備することを特徴とす
   る請求項４記載のデータキャリアのクロック抽出回路。
6. 【請求項６】 前記クロック抽出手段は、 前記第２の弁別回路の出力を前記キャリアの周期より十
   分短い時間遅延させる遅延回路と、 前記遅延回路の出力によって第１の弁別回路の出力を判
   別する保持手段と、を具備することを特徴とする請求項
   ４記載のデータキャリアのクロック抽出回路。