JPH05327374A - 伸長回路 - Google Patents

Abstract

(57)【要約】 【目的】 共通電位点を中心に正負に変化する一般的な
アナログ信号を取り扱うことができ、かつ、特性のばら
つきのない伸長回路を提供する。 【構成】 入力信号を制御信号の大きさに応じた増幅率
で増幅する利得制御回路ＧＣ１と、この利得制御回路Ｇ
Ｃ１の出力を整流する整流回路ＲＥＣと、この整流回路
ＲＥＣの出力を平均化し、制御信号を利得制御回路ＧＣ
１と利得制御回路ＧＣ１と同じ構成である利得制御回路
ＧＣ２に出力する平均化回路ＭＥＡＮと、入力信号と利
得制御回路ＧＣ２の出力の差を増幅して伸長された入力
信号を出力する増幅回路ＤＦＡＭＰとから構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力信号のレベルを２
乗したレベルに変換する特性を有する伸長回路に関する
ものである。

【０００２】

【従来の技術】従来、この種の回路としては、図２に示
すようなものがあった。以下、図２に示す回路の説明を
する。図２の回路において１０は演算増幅器、１１はゲ
ートをドレインと接続したＭＯＳトランジスタ、１２は
抵抗、１３は入力端子、１４は演算増幅器１０の出力端
子、１５は演算増幅器１０の反転入力端子、１６は同じ
く非反転入力端子である。抵抗１２を出力端子１４と反
転入力端子１５との間に接続する。入力端子１３をＭＯ
Ｓトランジスタ１１のドレインに接続する。ＭＯＳトラ
ンジスタ１１のソースを演算増幅器１０の反転入力端子
１５に接続する。この演算増幅器１０の他方の非反転入
力端子１６を基準電位点、たとえば共通電位点Ｖcom に
接続する。

【０００３】この回路において入力端子１３に入力電圧
Ｖinが印加されると、ＭＯＳトランジスタ１１は飽和領
域で動作しているために、入力電流Ｉinは、

【０００４】

【数１】

【０００５】で与えられる。ここで、ＶthはＭＯＳトラ
ンジスタ１１のしきい値電圧、Ｗ１はチャネルの幅、Ｌ
１はチャネルの長さ、Ｋ′は利得係数である。

【０００６】ここで、説明の簡略化のため、共通電位Ｖ
com を、図２には示されていない正電源電圧ＶＤＤと負
電源電圧ＶＳＳの中間電位 Ｖcom ＝０ とする。このようにしても動作説明及び式の一般性は失
われない。

【０００７】従って（１）は、（１）′式に書き換えら
れる。

【０００８】

【数２】

【０００９】一方この回路の出力電圧をＶout とする
と、出力端子１４から演算増幅器１０の反転入力端子１
５に向かって流れる電流Ｉout は、 Ｉout ＝Ｖout ／Ｒ （２） で与えられる。Ｉin＝−Ｉout の関係式から、Ｖout と
Ｖinの関係は次の（３）式で与えられる。

【００１０】

【数３】

【００１１】（３）式において、Ｖthを無視すると、こ
の回路は入力レベルの２乗に比例した出力を発生する伸
長特性を有する平方根回路となる。

【００１２】

【発明が解決しようとする課題】しかしながら、この回
路では、ＬＳＩ化する際、ＭＯＳトランジスタ１１の利
得係数Ｋ′、抵抗１２を制御することは難しく、プロセ
スによって伸長特性がばらつき、実用的でないという第
１の欠点があった。

【００１３】さらに、第２の欠点として、（１）式にお
けるＩinの電流と逆向き、すなわち、ＭＯＳトランジス
タ１１のソースからドレインに向かって流れる電流に対
しては、ＭＯＳトランジスタ１１は非導通となり、
（３）式の関係は成立しない。すなわち、前記電流Ｉin
の向きになるような入力電圧Ｖin＜０では、伸長特性が
得られない。

【００１４】従って、共通電位点Ｖcom を中心に正負に
変化する通常のアナログ信号入力は扱えず実用的でな
い。

【００１５】さらに、第３の欠点として（３）式から分
かるように、回路の出力電圧Ｖout は、

【００１６】

【数４】

【００１７】に比例して、すなわち入力電圧Ｖinに直接
依存して変化するため非線形な出力となり高調波歪を発
生する。信号周波数帯域を低域フィルタで制限する通常
の装置では、もとの波形が正確に伝送できず実用的でな
い。

【００１８】

【課題を解決するための手段】本発明の伸長回路は前述
の課題を解決するために、アナログ入力信号を所定の増
幅率で増幅して出力する第１の利得制御回路であって制
御信号の変化に応じて前記増幅率が変化する第１の利得
制御回路と、前記第１の利得制御回路の出力を整流する
整流回路と、前記整流回路の出力と基準電圧とを比較
し、この比較結果に応じて前記制御信号を出力する制御
信号発生回路と、入力されるアナログ信号を所定の増幅
率で増幅して出力する第２の利得制御回路であって、前
記制御信号の変化に応じて、前記第１の利得制御回路と
等しい割合で増幅率が変化する第２の利得制御回路と、
前記アナログ入力信号と前記第２の利得制御回路の出力
との差を増幅して前記第２の利得制御回路に出力する差
動増幅回路とから構成され、前記増幅回路の出力から前
記アナログ入力信号の伸長された信号を得るようにした
ものである。

【００１９】

【作用】本発明によれば、入力信号レベルが基準レベル
より小さい時は減衰させ、入力信号レベルが基準レベル
より大きい時は増幅し、その減衰と増幅の割合が入力信
号レベルの２乗特性に依存して変わる出力信号を得るこ
とができる。

【００２０】

【実施例】図１は本発明の伸長回路の基本構成図、図３
は本発明の入出力変換特性示す図であり以下これらの図
を用いて、本発明を説明する。

【００２１】図１において、ＧＣ１、ＧＣ２は利得制御
回路、ＲＥＣは整流回路、ＭＥＡＮは平均化回路、ＤＦ
ＡＭＰは増幅回路である。

【００２２】図１において、利得制御回路ＧＣ１の接続
を説明する。

【００２３】利得制御回路ＧＣ１において、ＩＮは入力
端子、ＯＵＴ１は出力端子、Ｒ１１３は抵抗、ＡＭＰ１
１５は演算増幅器、ＲＶ１１４は電圧可変抵抗である。

【００２４】電圧可変抵抗ＲＶ１１４は、制御電極を有
し、この制御電極に印加される印加電圧によって値が変
わる抵抗で、利得制御に使用しており、印加電圧が大き
くなると抵抗値が小さくなり、印加電圧が小さくなると
抵抗値が大きくなるもので、例えばＭＯＳトランジスタ
等で構成できる。

【００２５】入力端子ＩＮには、入力信号Ｖinが入力さ
れる。この利得制御回路ＧＣ１の入力信号Ｖinは、抵抗
Ｒ１１３と片方が共通電位点Ｖcom に接続された電圧可
変抵抗ＲＶ１１４で分圧され、演算増幅器ＡＭＰ１１５
の入力端子１１１に加わり、演算増幅器ＡＭＰ１１５の
利得（Ｇ１１５）だけ増幅され、出力端子ＯＵＴ１に出
力される。

【００２６】共通電位点Ｖcom は、説明の簡略化のた
め、図１には示されていない正電源電圧ＶＤＤと負電源
電圧ＶＳＳの中間電位点であり、 Ｖcom ＝０ とする。

【００２７】利得制御回路ＧＣ１の出力信号Ｖout1は、

【００２８】

【数５】

【００２９】

【数６】

【００３０】となる。ここでＧ１は、利得制御回路ＧＣ
１の出力電圧と入力電圧の比、すなわち利得制御回路Ｇ
Ｃ１の利得である。

【００３１】図１において、この出力Ｖout1を整流回路
ＲＥＣに入力する。

【００３２】Ｖout1に対し、後で説明するように入力信
号を一定にするための、レベル検出を行う。

【００３３】レベル検出には、ピーク値や平均電力値を
検出する方法があるが、以下、平均電力値を検出する方
法の例について説明する。一般に電力は、抵抗Ｒの電圧
をＶとすると、｜Ｖ／√２｜² ／Ｒであるから、電圧の
絶対値に変換すればよい。これは、通常、共通電位点Ｖ
com に対して正負に変化する入力信号の例えば、負電圧
を正側に折り返す、すなわち全波整流を行うことにより
絶対値｜Ｖout1｜に変換できる。

【００３４】図１において、この全波整流した信号ＶRE
C ＝｜Ｖout1｜を、平均化回路ＭＥＡＮに入力する。

【００３５】平均化回路ＭＥＡＮは、入力端子ＩＮMEA
N、基準値入力端子ＩＮＶPMEAN 、出力端子ＯMEAN、ア
ナログ減算器ＳＵＢ、ローパスフィルタＬＰＦ、積分器
ＩＮＴＥＧで構成される。

【００３６】アナログ減算器ＳＵＢは、入力端子ＩＮME
ANの入力信号ＶREC から、基準値入力端子ＩＮＶPMEAN
の基準値電圧ＶPMEAN をひいて、エラー信号ＶERR を作
成する。

【００３７】全波整流信号ＶREC が、基準値電圧ＶPMEA
N より大きい場合はＶERR ＞０、基準値電圧ＶPMEAN よ
り小さい場合はＶERR ＜０となって、電力を検出でき
る。

【００３８】ここで電力の平均値すなわち、平均電力値
の検出は、エラー信号ＶERR の電圧を平均化しても同じ
である。

【００３９】一方、平均電圧の基準値ＶPMEAN は、例え
ば、整流回路ＲＥＣの入力信号のピーク値がＶp 、周期
Ｔの正弦波信号とすれば、全波整流後の信号ＶREC の平
均値として以下のようにして求められる。

【００４０】

【数７】

【００４１】平均値が（６）式で表される正弦波信号
は、逆に電圧のピーク値がＶP の正弦波信号であり、基
準値ＶPMEAN とピーク値ＶP の関係が（６）式で表わさ
れる。

【００４２】また、前記説明の誤差信号ＶERR は ＶERR ＝｜Ｖout1｜−ＶPMEAN （７） で表わされる。

【００４３】このアナログ減算器ＳＵＢの誤差信号ＶER
R を、ローパスフィルタＬＰＦに入力する。ローパスフ
ィルタは、（７）式の誤差信号ＶERR を平均化する。

【００４４】次に、ローパスフィルタＬＰＦの出力を、
積分器ＩＮＴＥＧに入力する。

【００４５】積分器の１つの目的は、誤差信号ＶERR を
積分し、大きくすることによって精度の良い制御をする
こと、もう１つは、ＬＳＩ化した場合、プロセスによっ
てばらつく利得制御回路の電圧可変抵抗の制御電圧とし
て、直接誤差信号ＶERR の平均値を出力させるのではな
く、積分器の作用によって最適値にもっていくことにあ
る。

【００４６】積分器の出力ＶCGは、例えば出力の絶対値
｜Ｖout1｜の平均電圧が、基準電圧ＶPMEAN より大きい
場合、誤差信号ＶERR を平均した値は正になり、積分器
ＩＮＴＥＧの出力電圧ＶCGは上昇していく。

【００４７】逆に出力Ｖout1の平均電力が基準値ＶPMEA
N より小さい場合、ＶCGは下がっていく。

【００４８】図１において、積分器ＩＮＴＥＧの出力端
子のＯMEANの出力ＶCGを各利得制御回路の制御入力端子
ＧＣＣ１、ＧＣＣ２に入力し、各電圧可変抵抗ＲＶ１１
４、ＲＶ１２４を制御する。

【００４９】従って、利得制御回路ＧＣ１の出力の絶対
値｜Ｖout1｜が、基準電圧ＶＰＭＥＡＮより大きい場
合、整流回路ＲＥＣの出力ＶＲＥＣ は上昇し、電圧可
変抵抗ＲＶ１１４の抵抗は小さくなり（４）式から分か
るように利得制御回路ＧＣ１の利得は小さくなり出力電
圧Ｖout1は、小さくなる。

【００５０】逆に、利得制御回路ＧＣ１の出力の絶対値
｜Ｖout1｜が基準電圧ＶPMEAN より小さい場合、整流回
路ＲＥＣの出力ＶREC は下がり、電圧可変抵抗ＲＶ１１
４の抵抗は大きくなり（４）式から分かるように利得制
御回路の利得は大きくなり出力電圧Ｖout1は大きくな
る。

【００５１】以上説明したことから分かるように積分器
ＩＮＴＥＧの出力、すなわち平均化回路ＭＥＡＮの出力
ＶCGは、利得制御回路ＧＣ１の出力の絶対値｜Ｖout1｜
の平均電圧が、基準平均電圧ＶPMEAN の基準レベルに向
かうよう電圧可変抵抗ＲＶ１１４を制御する。

【００５２】さらに、（６）式によれば、正弦波信号の
場合、基準電圧ＶPMEAN は、基準ピークレベルＶP と等
価であるから、利得制御回路ＧＣ１の出力Ｖout1は一定
のレベルＶp になる。

【００５３】従って（４）式は Ｖout1＝Ｖin・（Ｇ１）＝Ｖp （８） すなわち Ｇ１＝（Ｖp ／Ｖin） （９） とおける。

【００５４】図１の利得制御回路ＧＣ２において、１２
１は入力端子、１２６は出力端子、ＲＶ１２４は電圧可
変抵抗、Ｒ１２３は抵抗、ＡＭＰ１２５は演算増幅器で
ある。

【００５５】ここで、電圧可変抵抗ＲＶ１２４は、利得
制御回路ＧＣ１の電圧可変抵抗ＲＶ１１４と同じ特性す
なわち、同じ印加電圧に対し同じ抵抗値を示す電圧可変
抵抗である。演算増幅器ＡＭＰ１２５は、演算増幅器Ａ
ＭＰ１１５と同じ利得をもつ演算増幅器、抵抗Ｒ１２３
は、抵抗Ｒ１１３と同じ抵抗値をもつものとする。

【００５６】動作は、利得制御回路ＧＣ１と同じで、利
得制御回路ＧＣ２の入力信号Ｖ121は、抵抗Ｒ１２３と
片方が共通電位点Ｖcom に接続された電圧可変抵抗ＲＶ
１２４で分圧され、演算増幅器ＡＭＰ１２５の入力端子
１２２に加わり、演算増幅器ＡＭＰ１２５の利得（Ｇ１
２５）だけ増幅され、出力端子１２６に出力される。

【００５７】利得制御回路ＧＣ２の出力端子１２６の出
力信号Ｖ126 は、

【００５８】

【数８】

【００５９】と表す。ここでＧ２は、利得制御回路ＧＣ
２の利得である。

【００６０】また、利得制御回路ＧＣ２の出力端子１２
６は、増幅回路ＤＦＡＭＰの入力端子１３１に接続され
ている。

【００６１】図１において、増幅回路ＤＦＡＭＰは、利
得Ｇ１３５の演算増幅回路から構成されている。また、
図２において、１３１〜１３２は入力端子、１３６は出
力端子であり、入力端子１３１は演算増幅器ＡＭＰ１３
５の反転入力端子であり、入力端子１３２は、非反転入
力端子であり、出力端子１３６は出力端子である。

【００６２】さらに、増幅回路ＤＦＡＭＰの出力端子１
３６は、利得制御回路ＧＣ２の入力端子１２１に接続さ
れている。

【００６３】図１の利得制御回路ＧＣ２と増幅回路ＤＦ
ＡＭＰの接続において、増幅回路ＤＦＡＭＰの出力Ｖ13
6 は、（１１）式で表される利得制御回路ＧＣ２を通
り、その出力電圧がＶ126 となって、増幅回路ＤＦＡＭ
Ｐの入力端子１３１即ち、演算増幅器ＡＭＰ１３５の反
転入力端子１３１に負帰還がかかっている。一方、入力
端子１３２に入力された入力信号Ｖinは、増幅回路ＤＦ
ＡＭＰの入力端子１３５即ち、演算増幅器１３５の非反
転入力端子に入力されている。この利得制御回路ＧＣ２
と増幅回路ＤＦＡＭＰの接続は、一般的な負帰還回路で
あり、次の（１２）、（１３）が成立する。

【００６４】 Ｖ136 ＝（Ｖin−Ｖ126 ）・Ｇ１３５ （１２） Ｖ126 ＝Ｖ136 ・Ｇ２ （１３） 但し、Ｇ２は、（１１）で表される。

【００６５】上式から、

【００６６】

【数９】

【００６７】ここで、Ｇ１３５≫１とすれば、 Ｖ136 ＝Ｖin・（１／Ｇ２） （１５） 以上のように、増幅回路ＤＦＡＭＰの利得Ｇ１３５を十
分、大きな値にすることにより、負帰還回路を構成する
利得制御回路ＧＣ２の利得の逆の特性を得ることが出来
る。利得Ｇ１３５は、通常の演算増幅器で実現できる。

【００６８】ここで、利得制御回路ＧＣ１と利得制御回
路ＧＣ２は同じ回路であり、図１に示すように、平均化
回路ＭＥＡＮの出力ＶCGが、制御端子ＧＣ１，ＧＣ２に
加えられているのでＲＶ１１４とＲＶ１２４の抵抗は等
しく、（５）、（１１）式から、 Ｇ１＝Ｇ２ （１６） （１６）式と（９）式を、（１５）式に代入して、 Ｖ136 ＝Ｖin・（１／Ｇ２） ＝Ｖin・（１／Ｇ１） ＝Ｖin・｛１／（Ｖp ／Ｖin）｝ （１７） 上式を書きなおすと、

【００６９】

【数１０】

【００７０】となる。ここでＶ136 は、出力端子ＯＵＴ
の電圧Ｖout でもあるから、Ｖout ＝Ｖ136 であり、

【００７１】

【数１１】

【００７２】が得られる。

【００７３】上式（１９）で、指数は２であるから、Ｖ
in／Ｖp ＜１ すなわち、Ｖp より小さい入力信号は減
衰され、Ｖin／Ｖp ＞１ すなわち、Ｖp より大きい入
力信号は増幅される。

【００７４】すなわち、入力信号は、（１９）式の２乗
特性で伸長される。

【００７５】図３は、本発明の伸長特性の例を示す（１
９）式をグラフ化したもので、対数表示で示している。
縦軸が ２０・ｌｏｇ（Ｖout ／Ｖp ）すなわち出力信
号を表し、横軸が ２０・ｌｏｇ（Ｖin／Ｖp ）すなわ
ち入力信号を表わす。単位はデシベル［ＤＢ］である。

【００７６】Ｖin＝Ｖp の時、Ｖout ＝Ｖp となり、Ｘ
軸、Ｙ軸の目盛りとも、０［ＤＢ］となる。

【００７７】図３において直線Ａは、（１９）式で、傾
斜が２の伸長特性を示す。

【００７８】直線Ｂと直線Ｃは、説明を分かりやすくす
るためにつけ加えたものである。

【００７９】直線Ｂは、入力信号Ｖinを変換しないでそ
のまま出力としたものである。

【００８０】直線Ｃは、利得制御回路ＧＣ１の出力Ｖou
t1を示したもので、（８）式で説明した１定出力レベル
Ｖp であることを示す。

【００８１】このように、図３の直線Ａは、入力信号レ
ベルを示す直線Ｂを、利得制御回路ＧＣ１で増幅あるい
は減衰させて、１定出力レベルＶp である直線Ｃにし
て、利得Ｇ１を求め、同時に、入力信号に対し、増幅回
路ＤＦＡＭＰと利得制御回路ＧＣ２の負帰還動作によ
り、逆に、利得Ｇ１だけ減衰あるいは増幅させることに
より、直線Ａ、すなわち伸長した出力信号を取り出せる
ことを示したものである。

【００８２】図４は、図１の利得制御回路ＧＣ２と増幅
回路ＤＦＡＭＰを、同等の機能をもったまま、簡略化、
すなわち、図１の利得制御回路ＧＣ２の演算増幅器１２
５を省略したものである。

【００８３】図４において、ＧＣ３は、抵抗Ｒ１５３、
電圧可変抵抗ＲＶ１５４からなる利得制御回路、ＤＦＡ
ＭＰは、演算増幅器ＡＭＰ１６５と減衰回路ＡＴＴから
なる増幅回路であり、減衰回路ＡＴＴは、抵抗Ｒ１６
２、抵抗Ｒ１６１からなる。

【００８４】まず、図１の利得制御回路ＧＣ２と増幅回
路ＤＦＡＭＰの関係を表す（１２）と（１３）式を変形
することによって、図４の構成にできることを以下に示
す。

【００８５】増幅回路ＤＦＡＭＰの入力信号Ｖinと出力
信号Ｖ136 の関係を表す式（１２）を、以下のように変
形する。

【００８６】

【数１２】

【００８７】が得られる。

【００８８】一方、利得制御回路ＧＣ２の入力信号Ｖ13
6 と出力信号Ｖ126 の関係を表す式（１３） Ｖ126 ＝Ｖ136 ・Ｇ２ において、両辺をＧ１２５で割って、以下のように書き
なおす。

【００８９】

【数１３】

【００９０】以上（１２）と（１３）から（１２）′と
（１３）′が得られた。

【００９１】まず、（１２）′式の第１項は、入力信号
Ｖinを、１／Ｇ１２５だけ減衰させて演算増幅器ＡＭＰ
１３５の非反転入力端子に入力し、同式の第２項は、利
得制御回路ＧＣ２の出力信号Ｖ126 を、１／Ｇ１２５だ
け減衰させて演算増幅器ＡＭＰ１３５の反転入力端子に
入力することと等価である。ここで後者の第２項は、利
得制御回路ＧＣ２において、（１１）式に示すように、
すでにＧ１２５だけ増幅したものであるため、利得制御
回路ＧＣ２内の演算増幅器ＡＭＰ１２５を省略し、さら
に上記１／Ｇ１２５の減衰を省略すること、すなわち、
図１の利得制御回路ＧＣ２の抵抗１２３と電圧可変抵抗
ＲＶ１２４の接続点１２１を、直接演算増幅器ＡＭＰ１
３５の反転入力端子に入力することと等価である。

【００９２】また、（１２）′式右辺の利得Ｇ１３５′
は、演算増幅器１２５の利得として置き換えるものとす
る。

【００９３】さらに、（１３）′式の左辺は、演算増幅
器１２５の出力Ｖ126 を、演算増幅器１２５の利得Ｇ１
２５で割ったものであるから、演算増幅器１２５の入力
電圧すなわち、接続点１２２の電圧に等しい。

【００９４】（１３）′式の右辺は、（１１）式から、
利得制御回路ＧＣ２の演算増幅器１２５の利得Ｇ１２５
を省略したもので、抵抗１２３と電圧可変抵抗ＲＶ１２
４の接続点１２２の電圧に等しい。

【００９５】以上、述べたことから、上記（１２）′
（１３）′においては、入力信号Ｖinを１／Ｇ１２５だ
け減衰させることにより、利得制御回路ＧＣ２の演算増
幅器１２５を省略した式となる。

【００９６】さらに、計算を続け、式（１５）と同じに
なる条件を求める。

【００９７】式（１２）′に（１３）′を代入して、

【００９８】

【数１４】

【００９９】（２０）式を書き直すと、以下の（２１）
式が得られる。

【０１００】

【数１５】

【０１０１】ここで、Ｇ２に（１１）式を代入して、

【０１０２】

【数１６】

【０１０３】である。

【０１０４】演算増幅器の利得Ｇ１３５′を十分大きく
すれば、（２２）式は、

【０１０５】

【数１７】

【０１０６】となる。

【０１０７】（２３）式は、利得制御回路ＧＣ２と増幅
回路ＤＦＡＭＰで構成する負帰還回路の利得を表す式
（１５）と同じになる。

【０１０８】すなわち、図１の利得制御回路ＧＣ２にお
いて、演算増幅器ＡＭＰ１２５を省略し、図４の利得制
御回路ＧＣ３の抵抗を ＲＶ１５４＝ＲＶ１２４ （２４） Ｒ１５３＝Ｒ１２３ （２５） の様に同じくし、図４の利得制御回路ＧＣ３の入力信号
Ｖinを、前に述べた様に、演算増幅器ＡＭＰ１２５の利
得Ｇ１２５分減衰させ、１／Ｇ１２５にするため、図４
の入力端子に、減衰回路ＡＴＴを接続し、その出力を演
算増幅器１６５の非反転入力端子に接続する。

【０１０９】減衰回路ＡＴＴの抵抗Ｒ１６１、Ｒ１６２
は、以下のようにする。

【０１１０】 １／Ｇ１２５＝Ｒ１６１／（Ｒ１６１＋Ｒ１６２） （２６） すなわち、（２４）〜（２６）とすることにより、図１
の利得制御回路ＧＣ２と増幅回路ＤＦＡＭＰを図５に置
き換えができる。

【０１１１】（２３）式は、式（１５）と同じになるか
ら、図５は、図１の利得制御回路ＧＣ２と増幅回路ＤＦ
ＡＭＰを図５に置き換えても、図３の直線Ａに示した伸
長特性と全く同じになる。

【０１１２】図５は本発明の伸長回路の具体実施例であ
る。

【０１１３】この伸長回路は利得制御回路ＧＣ１、ＧＣ
２、整流回路ＲＥＣ、平均化回路ＭＥＡＮ、増幅回路Ｄ
ＦＡＭＰからなっている。

【０１１４】なお、利得制御回路ＧＣ２と増幅回路ＤＦ
ＡＭＰは、図４で説明した構成を、採用している。

【０１１５】利得制御回路ＧＣ１において、ＩＮは信号
入力端子、ＯＵＴ１は信号出力端子、ＧＣＣ１は制御信
号入力端子である。入力信号Ｖinは、信号入力端子ＩＮ
から抵抗Ｒ１１３を介してＮチャンネル型ＭＯＳトラン
ジスタＴｒ１１４のドレイン電極に接続される。Ｔｒ１
のソース電極および基板電極は共通電位点Ｖcom に接続
し、Ｔｒ１１４のゲート電極は、制御信号入力端子ＧＣ
Ｃ１に接続する。

【０１１６】Ｔｒ１１４のドレイン電極は、演算増幅器
ＡＭＰ１１５の非反転入力端子に接続され、演算増幅器
ＡＭＰ１１５の出力端子は、抵抗Ｒ１１２を介して演算
増幅器ＡＭＰ１１５の反転入力端子に接続され、さらに
抵抗Ｒ１１１を介して共通電位点Ｖcom に接続される。

【０１１７】ここでＮチャンネル型ＭＯＳトランジスタ
の特性について図６〜図８をもとに説明する。図６にお
いて、第１電極のＤ（ドレイン）端子、第２電極のＳ
（ソース）端子、制御電極のＧ（ゲート）端子、基板端
子のＳＵＢにおいて、第２電極のＳ端子と基板端子のＳ
ＵＢ端子を共通のグランドに接続する。ここで第１電極
のＤ端子に流れる電流をＩＤＳ、グランド間との電圧を
ＶＤＳ、制御電圧のＧ端子とグランド間との電圧をＶＧ
Ｓとする。

【０１１８】制御電圧ＶＧＳをパラメータにした、第１
電極のＤ端子の電流ＩＤＳと電圧ＶＤＳ特性を、図７に
示す。ここでＶＧＳ１〜ＶＧＳ４、Ｖｔｈ（Ｖｔｈは、
ＭＯＳトランジスタのしきい値）は、制御電圧ＶＧＳで
あり、ＶＧＳ４＞ＶＧＳ３＞ＶＧＳ２＞ＶＧＳ１＞Ｖｔ
ｈとする。図７は、良く知られたＮチャンネル型ＭＯＳ
トランジスタの電圧電流特性で、ＶＤＳが大きくなると
トランジスタの線形領域から飽和領域（定電流領域）に
うつるため、電圧ＶＤＳと電流ＩＤＳの関係は非線形に
なる。しかしＶＤＳ＝０Ｖの中心とした小さな領域±Δ
ＶＤＳ、±ΔＩＤＳにおいては、固定した制御電圧ＶＧ
Ｓに対し、ＶＤＳと電流ＩＤＳの関係が線形、すなわち
ＶＤＳに依存しない抵抗特性を示すものと見なすことが
できる。

【０１１９】この領域でのトランジスタの第１電極と第
２電極間の抵抗をＲｏｎとすると、図８の特性となる。
制御電圧ＶＧＳ＝ＶｔｈでＲｏｎが無限大になり、制御
電圧ＶＧＳが大きくなると抵抗Ｒｏｎは小さくなる。す
なわち制御信号ＶＧＳによって抵抗を可変できる。

【０１２０】ここで抵抗Ｒｏｎに加わる電圧について、
図５の利得制御回路ＧＣ１を例に説明する。後で説明す
るように、基準電圧ＶpMEAN によって演算増幅器ＡＭＰ
１１５の出力電圧は、制限される。演算増幅器ＡＭＰ１
１５の最大出力電圧をＶout1max とすると、演算増幅器
ＡＭＰ１１５の非反転入力端子＋に加わる電圧Ｖin+
は、Ｖin+ ＝Ｖout1max ／（１＋Ｒ１１２／Ｒ１１１）
であるからＶout1max ＝±１［Ｖ］、（１＋Ｒ１１２／
Ｒ１１１）＝１００とすると、−０．０１＜Ｖin+ ＜
０．０１［Ｖ］と、小さな電圧領域にできる。Ｖin+
は、抵抗ＲｏｎすなわちトランジスタＴｒ１１４に加わ
る電圧に等しく、前記説明の線形な領域±ΔＶＤＳで動
作させることができる。

【０１２１】ここで再び本発明の伸長回路の具体実施例
の説明にもどると、図５において、利得制御回路ＧＣ１
のＴｒ１１４は前記説明の電圧可変の抵抗であり、抵抗
をＲＶ１１４とすると、演算増幅器ＡＭＰ１１５の出力
端子電圧Ｖout1は、（４）式と同様にして計算でき、

【０１２２】

【数１８】

【０１２３】とする。

【０１２４】図５において、上記利得制御回路ＧＣ１の
出力Ｖout1を整流回路ＲＥＣに入力する。

【０１２５】整流回路ＲＥＣは、演算増幅器ＡＭＰ４３
５、抵抗Ｒ４３３，Ｒ４３４，定電流源Ｉ４３６、Ｉ４
３７、コレクタが正電源ＶＤＤに接続されたバイポーラ
トランジスタＱ４３０，Ｑ４３１，Ｑ４３２からなる。

【０１２６】利得制御回路ＧＣ１の出力端子ＯＵＴ１の
１つを、トランジスタＱ４３１のベースに接続する。こ
のトランジスタＱ４３１のエミッタは、ベースが共通電
位点Ｖcom に接続されたトランジスタＱ４３２のエミッ
タと接続点４３７において共通に接続され、さらに演算
増幅器ＡＭＰ４３５の非反転入力端子に接続される。定
電流Ｉ４３６は、トランジスタＱ４３１，４３２のバイ
アス電流で、負電源ＶＳＳと接続点４３７間に接続され
る。

【０１２７】演算増幅器ＡＭＰの出力ライン４３９は、
抵抗Ｒ４３４，Ｒ４３３を通って利得制御回路ＧＣ１の
出力ＯＵＴ１に接続する。抵抗Ｒ４３４とＲ４３３の接
続点４５０は、トランジスタＱ４３０のベースに接続さ
れ、このトランジスタＱ４３０のエミッタは、演算増幅
器ＡＭＰ４３５の反転入力端子と、他端が負電源ＶＳＳ
に接続された定電流源Ｉ４３７に接続する。

【０１２８】以上の接続において、整流回路ＲＥＣの動
作を以下に説明する。

【０１２９】利得制御回路ＧＣ１の出力電圧Ｖout1がＶ
out1＞Ｖcom の場合、トランジスタＱ４３１が導通、Ｑ
４３２非導通となるので、トランジスタＱ４３１のベー
スとエミッタ間の電圧降下をＶBE431 とすれば、演算増
幅器ＡＭＰ４３５の非反転入力端子の電圧は、 Ｖout1−ＶBE431 （２９） となる。

【０１３０】演算増幅器ＡＭＰ４３５は、その出力が，
抵抗Ｒ４３４とトランジスタＱ４３０のベース・エミッ
タ間を介して、演算増幅器ＡＭＰ４３５の反転入力端子
に接続されているので、負帰還動作をする。従って、演
算増幅器ＡＭＰ４３５の反転入力端子電圧は、上記（２
９）式の非反転入力端子電圧（Ｖout1−ＶBE431 ）に等
しくなる。従って抵抗Ｒ４３４とＲ４３３の接続点４５
０の電圧Ｖ450 は、トランジスタＱ４３０のベース・エ
ミッタ間電圧をＶBE430 とすれば、 Ｖ450 ＝Ｖout1−ＶBE431 ＋ＶBE430 （３０） となる。ここで定電流Ｉ４３６、Ｉ４３７の電流値を等
しくすれば ＶBE430 ＝ＶBE431 （３１） となるから接続点４５０の電圧Ｖ450 は Ｖ450 ＝Ｖout1 （３２） となり、利得制御回路ＧＣ１の出力電圧Ｖout1に等し
い。このため抵抗Ｒ４３３の両端の電圧は、０となり、
電流は流れないので、抵抗Ｒ４３４の両端の電圧降下も
０となる。すなわち演算増幅器ＡＭＰ４３５の出力電圧
は利得制御回路ＧＣ１の出力電圧Ｖout1に等しくなる。

【０１３１】すなわち、Ｖout1＞Ｖcom （＝０）の場
合、本整流回路ＲＥＣは入力電圧をそのまま出力するバ
ッファ回路として動作する。

【０１３２】逆に、Ｖout1＜Ｖcom （＝０）の場合、ト
ランジスタＱ４３１が非導通、Ｑ４３２導通となるので
トランジスタＱ４３２のベースとエミッタ間の電圧降下
をＶBE432 とすれば、演算増幅器ＡＭＰ４３５の非反転
入力端子の電圧は、 Ｖcom −ＶBE432 ＝−ＶBE432 （３３） となる。上記と同様、抵抗Ｒ４３４とトランジスタＱ４
３０のベース・エミッタ間を介した演算増幅器ＡＭＰ４
３５の負帰還動作により、演算増幅器ＡＭＰ４３５の反
転入力端子の電圧は、（３３）式の非反転入力端子電圧 −ＶBE432 （３４） に等しくなる。従って抵抗Ｒ４３４とＲ４３３の接続点
４５０の電圧Ｖ450 は Ｖ450 ＝−ＶBE432 ＋ＶBE430 （３５） となる。ここで定電流Ｉ４３６、Ｉ４３７の電流値を等
しく ＶBE432 ＝ＶBE430 （３６） であるから、接続点４５０の電圧Ｖ450 は Ｖ450 ＝０ （３７） となる。この結果電流（−Ｖout1／Ｒ４３３）が、接続
点４５０から利得制御回路ＧＣ１の出力端子ＯＵＴ１に
向かって流れる。この電流は抵抗Ｒ４３４に流れる電流
に等しく、演算増幅器ＡＭＰ４３５の出力電圧は、 （−Ｖout1／Ｒ４３３）・Ｒ４３４ （３８） の正出力となる。ここで Ｒ４３３＝Ｒ４３４ （３９） とすれば演算増幅器ＡＭＰ４３５の出力電圧ＶREC は、 −Ｖout1 （４０） となる。すなわち、Ｖout1＜Ｖcom （＝０）の場合、本
整流回路ＲＥＣは入力電圧を反転して出力する回路とし
て動作する。以上の動作を図９Ａ〜図９Ｃに示す。

【０１３３】図９Ａの波形Ｖout1は、負側電圧を正側に
折り返した図９Ｂの全波整流波形すなわちＶREC ＝｜Ｖ
out1｜となる。

【０１３４】上記整流回路ＲＥＣの出力を平均化回路Ｍ
ＥＡＮの入力端子ＩMEANに入力する。

【０１３５】平均化回路ＭＥＡＮは、先に述べたように
入力端子ＩＮMEAN、基準電圧入力端子ＩＮＶpMEAN 、出
力端子ＯMEAN、アナログ減算器ＳＵＢ、積分器ＩＮＴＥ
Ｇからなる。

【０１３６】さらに、アナログ減算器ＳＵＢは、抵抗Ｒ
４４４、Ｒ４４５、演算増幅器ＡＭＰ４４６からなり、
積分器ＩＮＴＥＧは、抵抗Ｒ４４７、コンデンサＣ４４
８、演算増幅器ＡＭＰ４４９からなる。

【０１３７】アナログ減算器ＳＵＢにおいて、抵抗Ｒ４
４４を、入力端子ＩMEANと演算増幅器ＡＭＰ４４６の反
転入力端子４４２間に接続し、抵抗Ｒ４４５を、演算増
幅器ＡＭＰ４４６の反転入力端子４４２と出力４４３間
に接続し、基準電圧入力端子ＩＮＶpMEAN を、演算増幅
器ＡＭＰ４４６の非反転入力端子４４１に接続する。

【０１３８】積分器ＩＮＴＥＧにおいて、抵抗Ｒ４４７
を、演算増幅器ＡＭＰ４４６の出力端子４４３と演算増
幅器ＡＭＰ４４９の反転入力端子４５１間に接続し、コ
ンデンサＣ４４８を、演算増幅器ＡＭＰ４４９の出力端
子ＯMEANと反転入力端子４５１間に接続する。

【０１３９】基準電圧入力端子ＩＮＶpMEAN は、演算増
幅器ＡＭＰ４４６の非反転入力端子４４１と、演算増幅
器ＡＭＰ４４９の非反転入力端子４５２に接続する。

【０１４０】以下、平均化回路ＭＥＡＮの動作を説明す
る。

【０１４１】アナログ減算器ＳＵＢにおいて、Ｒ４４４
＝Ｒ４４５にすると、上記整流回路ＲＥＣの出力電圧Ｖ
REC から基準電圧入力端子の電圧ＶpMEAN を減算した電
圧が、ＶpMEAN に対し反転して、端子４４３に出力す
る。この電圧をＶ443 とすれば、 Ｖ443 ＝（ＶpMEAN −（ＶREC −ＶpMEAN ）） （４１） ＝２・ＶpMEAN −ＶREC となる。

【０１４２】アナログ減算器ＳＵＢの出力端子４４３
を、積分器ＩＮＴＥＧに入力する。

【０１４３】積分器ＩＮＴＥＧにおいて、上記アナログ
減算器ＳＵＢの出力から、基準電圧入力端子の電圧ＶpM
EAN を減算し、抵抗Ｒ４４７で割った誤差電流ＩERR が
コンデンサＣ４４８に流れる。この電流を、ＩERR とす
れば、 ＩERR ＝｛（２・ＶpMEAN −ＶREC ）−ＶpMEAN ）／Ｒ４４７ ＝（ＶpMEAN −ＶREC ）／Ｒ４４７ （４２） となる。

【０１４４】すなわち、平均化回路ＭＥＡＮにおいて、
整流回路の出力電圧ＶREC が基準電圧ＶpMEAN より大き
い時、誤差電流ＩERR が、演算増幅器のＡＭＰ４４９の
出力端子から、コンデンサＣ４４８、抵抗Ｒ４４７を通
る向きに流れ、演算増幅器の出力端子ＯMEANの電圧は、
上昇する。

【０１４５】逆に、整流回路の出力電圧ＶREC が基準電
圧ＶPMEAN より小さい時、誤差電流ＩERR が、抵抗Ｒ４
４７から、コンデンサＣ４４８を通って、演算増幅器４
４９の出力端子に向かって流れ、演算増幅器４４９の出
力端子ＯMEANの電圧は下がる。以上のように、本平均化
回路ＭＥＡＮは、図１のアナログ減算器ＳＵＢのレベル
検出の作用を持つことができる。

【０１４６】次に、本積分器ＩＮＴＥＧは演算増幅器Ａ
ＭＰ４４９、コンデンサＣ４４８、抵抗Ｒ４４７からな
るローパスフィルタでもあり、コンデンサＣ４４８、抵
抗Ｒ４４７の値を、利得制御回路の出力電圧Ｖout1に比
べ時定数を長く選ぶことにより、誤差電流ＩERR を平均
化できる。

【０１４７】以上の動作を、以下に示す式（４３）と図
９Ａ〜図９Ｃを用いて説明する。

【０１４８】平均化回路ＭＥＡＮの出力ＶCGは、利得制
御回路ＧＣ１の出力Ｖout1を周期Ｔの正弦波信号、積分
器ＩＮＴＥＧの出力端子電圧ＶCGの初期値をＶCG0 とし
て、時間Ｔ後、

【０１４９】

【数１９】

【０１５０】となる。

【０１５１】（４３）式において、Ｖout1のピーク値＝
Ｖp の場合（図９Ａの信号波形７００、図９Ｂの信号波
形７０１）、（６）式から、（４３）式の１項は０であ
り、出力ＶCGの平均は、図９Ｃのライン７０２に示すよ
うに一定で変化しない。

【０１５２】Ｖout1のピーク値＞Ｖp の信号レベル（図
９Ａの信号波形７１０、図９Ｂの信号波形７１１）で
は、（４３）式の１項＞０で、出力ＶCGの平均＞ＶCG0
となり、演算増幅器の出力端子ＯMEANの電圧ＶCGは、図
９Ｃの信号波形７１２に示すように上昇する。

【０１５３】Ｖout1＜Ｖp の信号レベル（図９Ａの信号
波形７２０、図９Ｂの信号波形７２１）では、（４３）
式の１項＜０で、出力ＶCGの平均＜ＶCG0 となり、演算
増幅器の出力端子ＯMEANの電圧ＶCGは、図９Ｃのライン
７２２に示すように下がる。

【０１５４】さらに本平均化回路ＭＥＡＮは、演算増幅
器ＡＭＰ４４９、コンデンサＣ４４８、抵抗Ｒ４４７か
らなる積分器としても作用し、誤差電流ＩERR が、電圧
に変換されてコンデンサＣ４４８に積分される。従っ
て、誤差信号ＩERR が継続すると積分することにより、
大きな制御電圧となり制御の精度を良くすることができ
る。

【０１５５】また、利得制御回路の電圧可変抵抗の制御
電圧は、後で説明するように、誤差電流ＩERR の平均値
が０となるところに決まるから、直接、利得制御回路の
電圧可変抵抗の制御電圧を制御する必要がなく、その精
度は本平均化回路ＭＥＡＮのレベル検出によってきま
り、特別にＭＯＳトランジスタのプロセスを制御する必
要がない。

【０１５６】図５において、平均化回路ＭＥＡＮの出力
ＶCGは、各利得制御回路の制御入力端子ＧＣＣ１、ＧＣ
Ｃ２に入力される。

【０１５７】従って、利得制御回路ＧＣ１の出力Ｖout1
の平均電圧が、基準電圧ＶpMEAN より大きい場合、平均
化回路ＭＥＡＮの出力ＶCGは上昇し、図８に示したよう
にトランジスタＴｒ１１４の抵抗Ｖ１１４は小さくな
り、（２７）式から分かるように利得制御回路ＧＣ１の
利得は下がり、出力電圧Ｖout1を小さくする。

【０１５８】逆に、利得制御回路ＧＣ１の出力Ｖout1の
平均電圧が、基準電圧ＶpMEAN より小さい場合、平均化
回路ＭＥＡＮの出力ＶCGは下がり、トランジスタＴｒ１
１４の抵抗ＲＶ１１４は大きくなり、（２７）式からわ
かるように利得制御回路の利得は大きくなり、出力電圧
Ｖout1を大きくなる。

【０１５９】以上説明したことから分かるように、誤差
電流ＩERR の平均値が０となるところに制御入力端子の
電圧が決まるから、最終段の利得制御回路の出力Ｖout1
の平均電圧が、基準入力端子電圧ＶpMEAN の一定レベル
になるよう制御される。

【０１６０】さらに、（６）式によれば、正弦波信号の
場合、平均電圧ＶpMEAN は、基準ピークレベルＶp と等
価であるから、利得制御回路ＧＣ１の出力Ｖout1は一定
のレベルＶp になる。

【０１６１】従って（２７）式は Ｖout1＝Ｖin・（Ｇ１）＝Ｖp （４４） すなわち Ｇ１＝（Ｖp ／Ｖin） （４５） とおける。

【０１６２】図５の利得制御回路ＧＣ２において、１２
１は入力端子、１２６は出力端子、Ｔｒ１２４は、ＭＯ
Ｓトランジスタ、Ｒ１２３は抵抗である。

【０１６３】ここで、ＭＯＳトランジスタＴｒ１２４
は、利得制御回路ＧＣ１のＭＯＳトランジスタＴｒ１１
４と同じ特性すなわち、同じ印加電圧に対し同じ抵抗値
を示し、抵抗Ｒ１２３は抵抗Ｒ１１３と同じ抵抗値をも
つものとする。

【０１６４】動作を説明すると、利得制御回路ＧＣ２の
入力信号Ｖ121 は、抵抗Ｒ１２３と片方が共通電位点Ｖ
com に接続されたＭＯＳトランジスタＴｒ１２４の抵抗
ＲＶ１２４で分圧され、出力端子１２６に出力する。

【０１６５】利得制御回路ＧＣ２の出力信号Ｖ126 は、 Ｖ126 ＝Ｖ121 ・（ＲＶ１２４／（ＲＶ１２４＋Ｒ１２３）） ＝Ｖ121 ・Ｇ２ （４６） 但し、 Ｇ２＝（ＲＶ１２４／（ＲＶ１２４＋Ｒ１２３）） （４７） と表す。ここでＧ２は、利得制御回路ＧＣ２の減衰利得
である。

【０１６６】利得制御回路ＧＣ２の出力を、増幅回路Ｄ
ＦＡＭＰに出力する。

【０１６７】図５において、増幅回路ＤＦＡＭＰは、入
力端子１３１、入力端子ＩＮ、出力端子１３６、利得Ｇ
１３５の演算増幅器ＡＭＰ１３５、抵抗Ｒ１３１、Ｒ１
３２からなる。入力端子１３１は、演算増幅器ＡＭＰ１
３５の反転入力端子に接続する。抵抗Ｒ１３１は、入力
端子ＩＮと演算増幅器ＡＭＰ１３５の非反転入力端子に
接続し、抵抗Ｒ１３２は、同非反転入力端子と共通電位
点Ｖcom 間に接続する。演算増幅器ＡＭＰ１３５の出力
端子は、出力端子１３６に接続する。

【０１６８】さらに、増幅回路ＤＦＡＭＰの出力端子１
３６を利得制御回路ＧＣ２の入力端子１２１に接続す
る。

【０１６９】図５の利得制御回路ＧＣ２と増幅回路ＤＦ
ＡＭＰの接続において、演算増幅器１３５の出力端子１
３６は、（４７）式で表される利得制御回路ＧＣ２を通
り、その出力Ｖ１２６が、演算増幅器の反転入力端子１
３１に負帰還がかかっている。一方、入力信号Ｖinは、
抵抗Ｒ１３１とＲ１３２で分圧された後、演算増幅器１
３５の非反転入力端子１３２に入力されている一般的な
負帰還回路である。

【０１７０】以下の（４８）式と（４９）式が成立す
る。

【０１７１】 Ｖ136 ＝｛Ｖin・Ｒ１３１／（Ｒ１３１＋Ｒ１３２）−Ｖ126 ｝・Ｇ１３５ （４８） Ｖ126 ＝Ｖ136 ・Ｇ２ （４９） ここで、Ｇ２は、（４７）式で表される。

【０１７２】式（４８）と（４９）から、

【０１７３】

【数２０】

【０１７４】ここで、Ｇ１３５≫１、すなわち演算増幅
器１３５の利得が十分大きいものとすれば、

【０１７５】

【数２１】

【０１７６】上式のＧ２に（４７）式を代入して書き換
えると、

【０１７７】

【数２２】

【０１７８】図５に示すように、平均化回路ＭＥＡＮの
出力ＶCGが、制御端子ＧＣ１，ＧＣ２に加えられている
のでＲＶ１１４とＲＶ１２４の抵抗は等しく、 ＲＶ１１４＝ＲＶ１２４ （５３） さらに、図５の利得制御回路ＧＣ１およびＧＣ２と、増
幅回路ＤＦＡＭＰの各抵抗Ｒ１２３、Ｒ１３１、Ｒ１３
２を以下のようにすれば、 Ｒ１１３＝Ｒ１２３ （５４） Ｒ１１１＝Ｒ１３１ （５５） Ｒ１１２＝Ｒ１３１ （５６） （５３）〜（５６）から（５２）は、

【０１７９】

【数２３】

【０１８０】上式（５７）において、分母は（２８）式
のＧ１に等しく、

【０１８１】

【数２４】

【０１８２】となり、増幅回路ＤＦＡＭＰの出力端子１
３６に、利得制御回路ＧＣ１の逆の特性を得ることがで
きる。

【０１８３】さらにＧ１に（９）式を代入して、 ＝１／（Ｖp ／Ｖin） （５８） 上式（５８）は、以下のように書き換えることができ
る。

【０１８４】

【数２５】

【０１８５】図５において、Ｖout ＝Ｖ136 であるか
ら、

【０１８６】

【数２６】

【０１８７】上式（６０）で、指数は２であるから、Ｖ
in／Ｖp ＜１ すなわち、Ｖp より小さい入力信号は減
衰され、Ｖin／Ｖp ＞１ すなわち、Ｖp より大きい入
力信号は増幅される。

【０１８８】すなわち、入力信号は、（６０）式の２乗
特性で伸長される。

【０１８９】（６０）式と（１９）式は、同じ特性とな
り、すなわち図３の直線Ａの伸長特性が得られたことに
なる。

【０１９０】

【発明の効果】以上のように、本発明によれば、ＬＳＩ
化するうえで、特別のプロセス制御が不要であり、特性
のばらつきのない伸長回路を実現できる。

【０１９１】また、共通電位点Ｖcom を中心に正負に変
化する一般的なアナログ信号を取り扱うことができる。

【０１９２】さらに、入力電圧Ｖinに直接左右されない
ので、非線形歪の少ない伸長特性を実現できる。

【図面の簡単な説明】

【図１】本発明の伸長回路の基本構成図。

【図２】従来の伸長回路を示す図。

【図３】本発明における伸長特性の例を示す図。

【図４】利得制御回路とＤＦＡＭＰの一例を示す図。

【図５】本発明の伸長回路の具体実施例を示す図。

【図６】ＭＯＳトランジスタの動作を説明する図。

【図７】ＭＯＳトランジスタの動作を説明する図。

【図８】ＭＯＳトランジスタの動作を説明する図。

【図９】本発明の伸長回路の動作を説明する図。

【符号の説明】

ＧＣ１ 利得制御回路 ＧＣ２ 利得制御回路 ＲＥＣ 整流回路 ＭＥＡＮ 平均化回路 ＤＦＡＭＰ 増幅回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 アナログ入力信号を制御信号の変化に応
   じた増幅率で増幅して出力する第１の利得制御回路と、 前記第１の利得制御回路の出力を整流する整流回路と、 前記整流回路の出力と基準電圧とを比較し、この比較結
   果に応じて前記制御信号を出力する制御信号発生回路
   と、 前記アナログ入力信号を第１の入力信号とし、前記第１
   の入力信号と第２の入力信号との差を増幅して、伸長さ
   れた前記アナログ入力信号を出力する差動増幅器と、 前記差動増幅器の出力を前記制御信号の変化に応じた増
   幅率で増幅し、前記差動増幅器の第２の入力信号として
   出力する第２の利得制御回路とからなることを特徴とす
   る伸長回路。