JPH0532486A - 化合物半導体基板の製造方法 - Google Patents
化合物半導体基板の製造方法Info
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- JPH0532486A JPH0532486A JP5096091A JP5096091A JPH0532486A JP H0532486 A JPH0532486 A JP H0532486A JP 5096091 A JP5096091 A JP 5096091A JP 5096091 A JP5096091 A JP 5096091A JP H0532486 A JPH0532486 A JP H0532486A
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- Japan
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- pressure
- temperature
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Abstract
(57)【要約】
単結晶基板上に化合物半導体薄膜を通常の成長温度で成
長させた後、前記化合物半導体薄膜を構成する元素のう
ち、蒸気圧の高い元素を数％添加した圧力媒体雰囲気中
で静水圧を印加してアニール処理を施し、この後温度に
対して圧力を制御しながら大気圧、常温まで降圧、降温
させる化合物半導体基板の製造方法。熱処理中に蒸気圧
の高い元素が化合物半導体薄膜表面から脱離することが
なく、しかもＧａＡｓ結晶性低下の大きな原因の一つで
あった熱不整の影響を受けずに常温まで降温させること
ができ、シリコン基板上に結晶欠陥のきわめて少ないＧ
ａＡｓのエピタキシャル成長膜を成長させることができ
る。従って、光あるいは高速デバイス用等の種々のデバ
イスに適用される、優れた化合物半導体基板を製造する
ことが可能となる。
長させた後、前記化合物半導体薄膜を構成する元素のう
ち、蒸気圧の高い元素を数％添加した圧力媒体雰囲気中
で静水圧を印加してアニール処理を施し、この後温度に
対して圧力を制御しながら大気圧、常温まで降圧、降温
させる化合物半導体基板の製造方法。熱処理中に蒸気圧
の高い元素が化合物半導体薄膜表面から脱離することが
なく、しかもＧａＡｓ結晶性低下の大きな原因の一つで
あった熱不整の影響を受けずに常温まで降温させること
ができ、シリコン基板上に結晶欠陥のきわめて少ないＧ
ａＡｓのエピタキシャル成長膜を成長させることができ
る。従って、光あるいは高速デバイス用等の種々のデバ
イスに適用される、優れた化合物半導体基板を製造する
ことが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は光あるいは高速デバイス
用等の化合物半導体基板を製造する分野に適用され、単
結晶基板上に化合物半導体薄膜をエピタキシャル成長さ
せる方法に関する。
用等の化合物半導体基板を製造する分野に適用され、単
結晶基板上に化合物半導体薄膜をエピタキシャル成長さ
せる方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】近年、
大面積基板の製造が困難である材料をその材料とは異な
った材質の基板上にヘテロエピタキシャル成長させた基
板が製作されている。このような例として、シリコン基
板上にＧａＡｓをエピタキシャル成長させた基板があ
る。ＧａＡｓ等の化合物半導体は、シリコンでは実現で
きない種々の特徴を備えており、光あるいは高速デバイ
スに対する需要は大きい。これに対し、ＧａＡｓウェハ
に対する大きな問題点は価格が非常に高いということだ
けでなく、完全結晶の作製が困難で、しかも機械的強度
も小さく、もろいために大面積化が困難であるという点
である。従って、シリコン基板上にＧａＡｓ層を形成し
た基板を作製できれば、ＧａＡｓ及びシリコンが有する
それぞれの長所をいずれも生かしたデバイスを実現する
ことができる。
大面積基板の製造が困難である材料をその材料とは異な
った材質の基板上にヘテロエピタキシャル成長させた基
板が製作されている。このような例として、シリコン基
板上にＧａＡｓをエピタキシャル成長させた基板があ
る。ＧａＡｓ等の化合物半導体は、シリコンでは実現で
きない種々の特徴を備えており、光あるいは高速デバイ
スに対する需要は大きい。これに対し、ＧａＡｓウェハ
に対する大きな問題点は価格が非常に高いということだ
けでなく、完全結晶の作製が困難で、しかも機械的強度
も小さく、もろいために大面積化が困難であるという点
である。従って、シリコン基板上にＧａＡｓ層を形成し
た基板を作製できれば、ＧａＡｓ及びシリコンが有する
それぞれの長所をいずれも生かしたデバイスを実現する
ことができる。
【０００３】このような状況下で、シリコン基板上にＧ
ａＡｓをエピタキシャル成長させる技術が注目されてお
り、研究開発も活発に行なわれている。ところが、シリ
コンとＧａＡｓとは格子定数が約４％程度（室温でのシ
リコンの格子定数：５．４３０９Å、室温でのＧａＡｓ
の格子定数：５．６５３３Å）異なるために、ＧａＡｓ
基板の作製時と同様の成長条件でシリコン基板上に単結
晶のＧａＡｓ層をエピタキシャル成長させることはでき
ず、両者の格子不整合を緩和してシリコン基板上に単結
晶のＧａＡｓ層をエピタキシャル成長させるための工夫
が必要とされている。
ａＡｓをエピタキシャル成長させる技術が注目されてお
り、研究開発も活発に行なわれている。ところが、シリ
コンとＧａＡｓとは格子定数が約４％程度（室温でのシ
リコンの格子定数：５．４３０９Å、室温でのＧａＡｓ
の格子定数：５．６５３３Å）異なるために、ＧａＡｓ
基板の作製時と同様の成長条件でシリコン基板上に単結
晶のＧａＡｓ層をエピタキシャル成長させることはでき
ず、両者の格子不整合を緩和してシリコン基板上に単結
晶のＧａＡｓ層をエピタキシャル成長させるための工夫
が必要とされている。
【０００４】その工夫の一つとして、低温状態と高温状
態との２段階に分けてＧａＡｓをエピタキシャル成長さ
せる方法（日経マイクロデバイス１９８６年１月号、ｐ
１１３〜１２７）、適当なバッファ層等を用いてＧａＡ
ｓ層をシリコン基板上に成長させる方法及びエピタキシ
ャル膜成長後に熱アニールを行なう方法等が提案されて
いる。このエピタキシャル膜成長後に熱アニールを行な
う方法によれば、化合物半導体を構成する元素のうち蒸
気圧の高い元素の雰囲気中で熱処理が行なわれる。しか
しこれらの方法により、シリコンとＧａＡｓとの間に生
じる格子不整合を緩和したとしても、両者にはさらに約
３倍の熱膨張係数差（シリコンの熱膨張係数αSi＝２．
３×１０-6／℃、ＧａＡｓの熱膨張係数αGaAs＝６．９
×１０-6／℃）があるため、成長時の温度から室温に降
温させる間に発生する熱歪みによって、シリコンとＧａ
Ａｓとの界面に存在する不整合転位のエピタキシャル成
長層表面への伝播や基板全体に反りが生じるという課題
があった。
態との２段階に分けてＧａＡｓをエピタキシャル成長さ
せる方法（日経マイクロデバイス１９８６年１月号、ｐ
１１３〜１２７）、適当なバッファ層等を用いてＧａＡ
ｓ層をシリコン基板上に成長させる方法及びエピタキシ
ャル膜成長後に熱アニールを行なう方法等が提案されて
いる。このエピタキシャル膜成長後に熱アニールを行な
う方法によれば、化合物半導体を構成する元素のうち蒸
気圧の高い元素の雰囲気中で熱処理が行なわれる。しか
しこれらの方法により、シリコンとＧａＡｓとの間に生
じる格子不整合を緩和したとしても、両者にはさらに約
３倍の熱膨張係数差（シリコンの熱膨張係数αSi＝２．
３×１０-6／℃、ＧａＡｓの熱膨張係数αGaAs＝６．９
×１０-6／℃）があるため、成長時の温度から室温に降
温させる間に発生する熱歪みによって、シリコンとＧａ
Ａｓとの界面に存在する不整合転位のエピタキシャル成
長層表面への伝播や基板全体に反りが生じるという課題
があった。
【０００５】また従来のヘテロエピタキシャル成長であ
るシリコン基板上へのＧａＡｓのエピタキシャル成長で
はその成長温度の範囲が５００〜７５０℃と高く、室温
までの冷却の過程によってＧａＡｓ層表面に欠陥密度が
生じ、この欠陥密度は１０4ｃｍ-2から１０7 ｃｍ-2ま
で増加するという報告がある（Appl. Phys. Lett.56(19
90) p.2225 〜2227）。そして、成長温度から室温まで
の冷却の過程で発生した熱歪みがＧａＡｓ層の結晶性を
低下させることとなる。この１×１０7 ／ｃｍ2 程度の
エピタキシャル膜成長基板の転位密度はＦＥＴや半導体
レーザ等の半導体デバイス作製に用いることができる実
用的最大値１×１０5 ／ｃｍ2 より高く、さらに前記熱
歪みによってエピタキシャル膜成長基板に反りが生じる
ため、半導体デバイス製作時のフォトリソグラフィの工
程で、歩留まりの低下を起こすという課題があった。
るシリコン基板上へのＧａＡｓのエピタキシャル成長で
はその成長温度の範囲が５００〜７５０℃と高く、室温
までの冷却の過程によってＧａＡｓ層表面に欠陥密度が
生じ、この欠陥密度は１０4ｃｍ-2から１０7 ｃｍ-2ま
で増加するという報告がある（Appl. Phys. Lett.56(19
90) p.2225 〜2227）。そして、成長温度から室温まで
の冷却の過程で発生した熱歪みがＧａＡｓ層の結晶性を
低下させることとなる。この１×１０7 ／ｃｍ2 程度の
エピタキシャル膜成長基板の転位密度はＦＥＴや半導体
レーザ等の半導体デバイス作製に用いることができる実
用的最大値１×１０5 ／ｃｍ2 より高く、さらに前記熱
歪みによってエピタキシャル膜成長基板に反りが生じる
ため、半導体デバイス製作時のフォトリソグラフィの工
程で、歩留まりの低下を起こすという課題があった。
【０００６】また、熱膨張係数差に基づく応力によるＧ
ａＡｓ層中の欠陥の発生を減少させるためには４００℃
以下の低温成長が有効であるといわれており、その一つ
の方法として、ＭＥＥ（Migration Enhanced Epitaxy）
法により３００℃という低温で成長させた例も報告され
ている（Japan J. Appl. Phys. 29(1990) p.L540〜L54
3）。ところが、低温成長ではＧａＡｓの結晶性が十分
とならないので、結晶性を向上させるために熱処理を行
なうが、この熱処理温度が５８０℃と高いために熱膨張
係数に起因する応力は解消されず、エピタキシャル膜成
長後の単結晶基板には反りが残ってしまうという課題が
あった。
ａＡｓ層中の欠陥の発生を減少させるためには４００℃
以下の低温成長が有効であるといわれており、その一つ
の方法として、ＭＥＥ（Migration Enhanced Epitaxy）
法により３００℃という低温で成長させた例も報告され
ている（Japan J. Appl. Phys. 29(1990) p.L540〜L54
3）。ところが、低温成長ではＧａＡｓの結晶性が十分
とならないので、結晶性を向上させるために熱処理を行
なうが、この熱処理温度が５８０℃と高いために熱膨張
係数に起因する応力は解消されず、エピタキシャル膜成
長後の単結晶基板には反りが残ってしまうという課題が
あった。
【０００７】本発明はこのような課題に鑑み発明された
ものであって、化合物半導体薄膜中に欠陥が少なく、化
合物半導体基板にそりがなく、結晶性が向上したエピタ
キシャル成長膜を有する基板を製造することができる化
合物半導体基板の製造方法を提供することを目的として
いる。
ものであって、化合物半導体薄膜中に欠陥が少なく、化
合物半導体基板にそりがなく、結晶性が向上したエピタ
キシャル成長膜を有する基板を製造することができる化
合物半導体基板の製造方法を提供することを目的として
いる。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明に係る化合物半導体基板の製造方法は、単結晶
基板上に化合物半導体薄膜をエピタキシャル成長させる
化合物半導体基板の製造方法において、前記化合物半導
体薄膜を通常の成長温度で成長させた後、前記化合物半
導体薄膜を構成する元素のうち、蒸気圧の高い元素を数
％添加した圧力媒体雰囲気中で静水圧を印加してアニー
ル処理を施し、この後温度に対して圧力を制御しながら
大気圧、常温まで降圧、降温させることを特徴としてい
る。
に本発明に係る化合物半導体基板の製造方法は、単結晶
基板上に化合物半導体薄膜をエピタキシャル成長させる
化合物半導体基板の製造方法において、前記化合物半導
体薄膜を通常の成長温度で成長させた後、前記化合物半
導体薄膜を構成する元素のうち、蒸気圧の高い元素を数
％添加した圧力媒体雰囲気中で静水圧を印加してアニー
ル処理を施し、この後温度に対して圧力を制御しながら
大気圧、常温まで降圧、降温させることを特徴としてい
る。
【０００９】
【作用】一般に、シリコン基板上に低温状態と高温状態
との２段階に分けてＧａＡｓ等の化合物半導体をエピタ
キシャル成長させた場合、図２に示したように、格子不
整合が緩和されてシリコン基板１１上には単結晶のＧａ
Ａｓ層１２、１３がエピタキシャル成長する。ところが
２００℃以上に昇温すると図３に示したように転位が生
じ、さらに静水圧Ｐ（ｄｙｎ／ｃｍ2 ）を印加すると、
シリコンの弾性定数とＧａＡｓの弾性定数とが異なるた
めに、図４に示したように、化合物半導体基板１０には
圧縮歪みεP によるそりが発生する。この時の圧縮歪み
εP は下記の数１によって表わされる。
との２段階に分けてＧａＡｓ等の化合物半導体をエピタ
キシャル成長させた場合、図２に示したように、格子不
整合が緩和されてシリコン基板１１上には単結晶のＧａ
Ａｓ層１２、１３がエピタキシャル成長する。ところが
２００℃以上に昇温すると図３に示したように転位が生
じ、さらに静水圧Ｐ（ｄｙｎ／ｃｍ2 ）を印加すると、
シリコンの弾性定数とＧａＡｓの弾性定数とが異なるた
めに、図４に示したように、化合物半導体基板１０には
圧縮歪みεP によるそりが発生する。この時の圧縮歪み
εP は下記の数１によって表わされる。
【００１０】
【数１】
【００１１】しかし、２００℃以上の定温条件下、静水
圧Ｐで一定時間保持すると温度が高いために転位が動き
やすくなり、表面に抜けるなどして応力は開放され、化
合物半導体基板１０は図５の状態へ変化し、この時の転
位密度は低くなる。
圧Ｐで一定時間保持すると温度が高いために転位が動き
やすくなり、表面に抜けるなどして応力は開放され、化
合物半導体基板１０は図５の状態へ変化し、この時の転
位密度は低くなる。
【００１２】従って、この状態から印加した静水圧Ｐを
常圧ＰR まで降圧すると、数１で示した圧縮歪みεP と
同様の圧縮歪みεPが生じることとなる。また、この状
態から印加した静水圧Ｐを変化させずに一定温度Ｔから
室温ＴRまで降温すると、下記の数２で示したような熱
膨張係数の差に基づく熱歪みεTが生じる。
常圧ＰR まで降圧すると、数１で示した圧縮歪みεP と
同様の圧縮歪みεPが生じることとなる。また、この状
態から印加した静水圧Ｐを変化させずに一定温度Ｔから
室温ＴRまで降温すると、下記の数２で示したような熱
膨張係数の差に基づく熱歪みεTが生じる。
【００１３】
【数２】
【００１４】そこで、降温時、加圧している圧力を減少
させると、弾性定数の差による反りが熱膨張係数の差に
よる反りをキャンセルすることとなる。従って、上記し
た方法によれば、単結晶基板上に化合物半導体薄膜をエ
ピタキシャル成長させる化合物半導体基板の製造方法に
おいて、前記化合物半導体薄膜を通常の成長温度で成長
させた後、前記化合物半導体薄膜を構成する元素のう
ち、蒸気圧の高い元素を数％添加した圧力媒体雰囲気中
で静水圧を印加してアニール処理を施し、この後温度に
対して圧力を制御しながら大気圧、常温まで降圧、降温
させるので、熱処理中に蒸気圧の高い元素が化合物半導
体薄膜表面から脱離することがなく、しかもＧａＡｓ結
晶性低下の大きな原因の一つであった熱不整の影響を受
けずに常温まで降温させることができ、シリコン基板上
に結晶欠陥のきわめて少ないＧａＡｓのエピタキシャル
成長膜が形成される。
させると、弾性定数の差による反りが熱膨張係数の差に
よる反りをキャンセルすることとなる。従って、上記し
た方法によれば、単結晶基板上に化合物半導体薄膜をエ
ピタキシャル成長させる化合物半導体基板の製造方法に
おいて、前記化合物半導体薄膜を通常の成長温度で成長
させた後、前記化合物半導体薄膜を構成する元素のう
ち、蒸気圧の高い元素を数％添加した圧力媒体雰囲気中
で静水圧を印加してアニール処理を施し、この後温度に
対して圧力を制御しながら大気圧、常温まで降圧、降温
させるので、熱処理中に蒸気圧の高い元素が化合物半導
体薄膜表面から脱離することがなく、しかもＧａＡｓ結
晶性低下の大きな原因の一つであった熱不整の影響を受
けずに常温まで降温させることができ、シリコン基板上
に結晶欠陥のきわめて少ないＧａＡｓのエピタキシャル
成長膜が形成される。
【００１５】
【実施例】以下、本発明に係る化合物半導体基板の製造
方法の実施例を説明する。基板として（１００）面から
［０１１］方向に３°オフしている直径４インチのシリ
コン基板を用い、ＭＢＥ（Molecular Beam Epitaxy）法
によりシリコン基板上にＧａＡｓ層を成長させる。
方法の実施例を説明する。基板として（１００）面から
［０１１］方向に３°オフしている直径４インチのシリ
コン基板を用い、ＭＢＥ（Molecular Beam Epitaxy）法
によりシリコン基板上にＧａＡｓ層を成長させる。
【００１６】まず、図１に示したような成長温度プロフ
ァイルに従って、ロードロック式の成長室内のサセプタ
上に希ＨＦ（１％）で洗浄したシリコン基板を搬送し、
８５０℃以上の温度でシリコン基板を加熱し、表面の酸
化膜を除去する。その後、成長室内温度を２５０℃に降
温し、低温成長で１００ｎｍのＧａＡｓ層を成長させ
る。この際のＧａのフラックスの圧力及びＡｓのフラッ
クスの圧力はそれぞれ２．４×１０-7Ｔｏｒｒ、１．５
×１０-5Ｔｏｒｒであり、成長速度は０．３μｍ／ｈｒ
である。引き続き、成長室内温度を５００℃に昇温し
て、図２に示したような３μｍのＧａＡｓ層１３を成長
させる。この際のＧａのフラックスの圧力及びＡｓのフ
ラックスの圧力はそれぞれ７．７×１０-7Ｔｏｒｒ、
１．５×１０-5Ｔｏｒｒであり、成長速度は１．０μｍ
／ｈｒである。シリコン基板１１上にＧａＡｓ層１２、
１３を成長させた後、室温にもどし、シリコン基板１１
を成長室から取り出し、加熱及び加圧可能な別の炉に導
入する。炉内に圧力媒体としてのアルゴンガス及びＡｓ
固体を導入し、炉内温度を５００℃に昇温する。この
際、ＧａＡｓ層１２、１３には図３に示したように転位
が生じる。またこの際、炉内では５００℃の高温下でＡ
ｓ固体がガスとなるため、アルゴンガスが９５％、Ａｓ
ガスが５％の炉内雰囲気となっている。その後、炉上部
のピストンを押し下げることにより静水圧Ｐを印加す
る。このとき、図４に示したように反りが生じるが、こ
の圧縮歪みεP は静水圧Ｐの印加による圧縮歪みεP で
あるので、静水圧Ｐは静水圧Ｐから常圧まで降圧させて
ゆく過程で生じる数１で表わされる圧縮歪みεP と、５
００℃から室温まで降温させてゆく過程で生じる数２で
表わされた熱歪みεT とが等しくなるように、数１及び
数２から求める。すなわち、
ァイルに従って、ロードロック式の成長室内のサセプタ
上に希ＨＦ（１％）で洗浄したシリコン基板を搬送し、
８５０℃以上の温度でシリコン基板を加熱し、表面の酸
化膜を除去する。その後、成長室内温度を２５０℃に降
温し、低温成長で１００ｎｍのＧａＡｓ層を成長させ
る。この際のＧａのフラックスの圧力及びＡｓのフラッ
クスの圧力はそれぞれ２．４×１０-7Ｔｏｒｒ、１．５
×１０-5Ｔｏｒｒであり、成長速度は０．３μｍ／ｈｒ
である。引き続き、成長室内温度を５００℃に昇温し
て、図２に示したような３μｍのＧａＡｓ層１３を成長
させる。この際のＧａのフラックスの圧力及びＡｓのフ
ラックスの圧力はそれぞれ７．７×１０-7Ｔｏｒｒ、
１．５×１０-5Ｔｏｒｒであり、成長速度は１．０μｍ
／ｈｒである。シリコン基板１１上にＧａＡｓ層１２、
１３を成長させた後、室温にもどし、シリコン基板１１
を成長室から取り出し、加熱及び加圧可能な別の炉に導
入する。炉内に圧力媒体としてのアルゴンガス及びＡｓ
固体を導入し、炉内温度を５００℃に昇温する。この
際、ＧａＡｓ層１２、１３には図３に示したように転位
が生じる。またこの際、炉内では５００℃の高温下でＡ
ｓ固体がガスとなるため、アルゴンガスが９５％、Ａｓ
ガスが５％の炉内雰囲気となっている。その後、炉上部
のピストンを押し下げることにより静水圧Ｐを印加す
る。このとき、図４に示したように反りが生じるが、こ
の圧縮歪みεP は静水圧Ｐの印加による圧縮歪みεP で
あるので、静水圧Ｐは静水圧Ｐから常圧まで降圧させて
ゆく過程で生じる数１で表わされる圧縮歪みεP と、５
００℃から室温まで降温させてゆく過程で生じる数２で
表わされた熱歪みεT とが等しくなるように、数１及び
数２から求める。すなわち、
【００１７】
【数３】
【００１８】で表わされ、数３より静水圧Ｐは２８Ｇｄ
ｙｎ／ｃｍ2 となる。そして、このシリコンとＧａＡｓ
との弾性定数の差による反りは昇温、加圧後の保持時間
を１０分以上とすると、炉内が高温であるため転位が消
滅するかあるいは表面にぬけることによって解消され、
化合物半導体基板１０は図５に示した状態に近づく。こ
の後、圧力を制御しながら降温させる。
ｙｎ／ｃｍ2 となる。そして、このシリコンとＧａＡｓ
との弾性定数の差による反りは昇温、加圧後の保持時間
を１０分以上とすると、炉内が高温であるため転位が消
滅するかあるいは表面にぬけることによって解消され、
化合物半導体基板１０は図５に示した状態に近づく。こ
の後、圧力を制御しながら降温させる。
【００１９】このようにして得られた化合物半導体基板
の転位密度及び反りを測定した。なお、比較例は成長終
了後、加圧及び加温せずにそのまま室温まで冷却したも
のである。転位密度はエピタキシャル成長させたＧａＡ
ｓ層１２、１３の溶融ＫＯＨによるエッチング評価によ
り行ない、比較例のものでは１×１０7 ｃｍ-2であった
転位密度が、本実施例のものでは１×１０4 ｃｍ-2にま
で減少しており、また、比較例のものでは中心部と端部
との間で１６０μｍあった反りが、本実施例のものでは
２０μｍにまで低減していることが分かった。
の転位密度及び反りを測定した。なお、比較例は成長終
了後、加圧及び加温せずにそのまま室温まで冷却したも
のである。転位密度はエピタキシャル成長させたＧａＡ
ｓ層１２、１３の溶融ＫＯＨによるエッチング評価によ
り行ない、比較例のものでは１×１０7 ｃｍ-2であった
転位密度が、本実施例のものでは１×１０4 ｃｍ-2にま
で減少しており、また、比較例のものでは中心部と端部
との間で１６０μｍあった反りが、本実施例のものでは
２０μｍにまで低減していることが分かった。
【００２０】なお、上記実施例ではシリコン基板１１上
にＧａＡｓ層１２、１３をエピタキシャル成長させる場
合について説明したが、単結晶基板としてシリコン基板
１１以外の基板を用いることも可能であり、さらに、他
の化合物半導体をエピタキシャル成長させる場合にも本
発明は同様に適用することができる。また、化合物半導
体薄膜１２、１３成長後、ＭＢＥ装置から取り出して別
の炉で加圧した場合について説明したが、他の気相成長
法を用いて、大気にさらすことなく、高温のまま化合物
半導体基板１１を移動させて加圧することも可能であ
り、５００℃以上の温度でアニール処理を施すことも可
能である。
にＧａＡｓ層１２、１３をエピタキシャル成長させる場
合について説明したが、単結晶基板としてシリコン基板
１１以外の基板を用いることも可能であり、さらに、他
の化合物半導体をエピタキシャル成長させる場合にも本
発明は同様に適用することができる。また、化合物半導
体薄膜１２、１３成長後、ＭＢＥ装置から取り出して別
の炉で加圧した場合について説明したが、他の気相成長
法を用いて、大気にさらすことなく、高温のまま化合物
半導体基板１１を移動させて加圧することも可能であ
り、５００℃以上の温度でアニール処理を施すことも可
能である。
【００２１】上記したように実施例に係る製造方法によ
れば、熱処理中に蒸気圧の高い元素が化合物半導体薄膜
表面から脱離することがなく、しかもＧａＡｓ結晶性低
下の大きな原因の一つであった熱不整の影響を受けずに
常温まで降温させることができ、シリコン基板１１上に
結晶欠陥のきわめて少ないＧａＡｓのエピタキシャル成
長膜が形成され、光あるいは高速デバイス用等の種々の
デバイスに適用される、優れた化合物半導体基板を製造
することが可能となる。
れば、熱処理中に蒸気圧の高い元素が化合物半導体薄膜
表面から脱離することがなく、しかもＧａＡｓ結晶性低
下の大きな原因の一つであった熱不整の影響を受けずに
常温まで降温させることができ、シリコン基板１１上に
結晶欠陥のきわめて少ないＧａＡｓのエピタキシャル成
長膜が形成され、光あるいは高速デバイス用等の種々の
デバイスに適用される、優れた化合物半導体基板を製造
することが可能となる。
【００２２】
【発明の効果】以上詳述したように本発明に係る化合物
半導体基板の製造方法にあっては、単結晶基板上に化合
物半導体薄膜をエピタキシャル成長させる化合物半導体
基板の製造方法において、前記化合物半導体薄膜を通常
の成長温度で成長させた後、前記化合物半導体薄膜を構
成する元素のうち、蒸気圧の高い元素を数％添加した圧
力媒体雰囲気中で静水圧を印加してアニール処理を施
し、この後温度に対して圧力を制御しながら大気圧、常
温まで降圧、降温させるので、熱処理中に蒸気圧の高い
元素が化合物半導体薄膜表面から脱離することがなく、
しかも化合物半導体薄膜の結晶性低下の大きな原因の一
つであった熱不整の影響を受けずに常温まで降温させる
ことができ、単結晶基板上に結晶欠陥のきわめて少ない
化合物半導体のエピタキシャル成長膜を成長させること
ができる。
半導体基板の製造方法にあっては、単結晶基板上に化合
物半導体薄膜をエピタキシャル成長させる化合物半導体
基板の製造方法において、前記化合物半導体薄膜を通常
の成長温度で成長させた後、前記化合物半導体薄膜を構
成する元素のうち、蒸気圧の高い元素を数％添加した圧
力媒体雰囲気中で静水圧を印加してアニール処理を施
し、この後温度に対して圧力を制御しながら大気圧、常
温まで降圧、降温させるので、熱処理中に蒸気圧の高い
元素が化合物半導体薄膜表面から脱離することがなく、
しかも化合物半導体薄膜の結晶性低下の大きな原因の一
つであった熱不整の影響を受けずに常温まで降温させる
ことができ、単結晶基板上に結晶欠陥のきわめて少ない
化合物半導体のエピタキシャル成長膜を成長させること
ができる。
【００２３】従って、光あるいは高速デバイス用等の種
々のデバイスに適用される、優れた化合物半導体基板を
製造することが可能となる。
々のデバイスに適用される、優れた化合物半導体基板を
製造することが可能となる。
【図１】本発明に係る化合物半導体基板の製造方法を実
施する際の成長温度プロファイルを示す図である。
施する際の成長温度プロファイルを示す図である。
【図２】単結晶基板上に２段階成長法によって化合物半
導体薄膜を成長させたときの状態を示す化合物半導体基
板の断面図である。
導体薄膜を成長させたときの状態を示す化合物半導体基
板の断面図である。
【図３】図２で示した化合物半導体基板を２００℃以上
に加熱したときの状態を示す化合物半導体基板の断面図
である。
に加熱したときの状態を示す化合物半導体基板の断面図
である。
【図４】図３で示した化合物半導体基板に静水圧を印加
した後の状態を示す化合物半導体基板の断面図である。
した後の状態を示す化合物半導体基板の断面図である。
【図５】図４で示した状態の化合物半導体基板を一定時
間高温で保持した後の状態を示す化合物半導体基板の断
面図である。
間高温で保持した後の状態を示す化合物半導体基板の断
面図である。
１０ 化合物半導体基板 １１ シリコン基板（単結晶基板） １２、１３ ＧａＡｓ層（化合物半導体薄膜層）
Claims (1)
- 【特許請求の範囲】 【請求項１】 単結晶基板上に化合物半導体薄膜をエピ
タキシャル成長させる化合物半導体基板の製造方法にお
いて、前記化合物半導体薄膜を通常の成長温度で成長さ
せた後、前記化合物半導体薄膜を構成する元素のうち、
蒸気圧の高い元素を数％添加した圧力媒体雰囲気中で静
水圧を印加してアニール処理を施し、この後温度に対し
て圧力を制御しながら大気圧、常温まで降圧、降温させ
ることを特徴とする化合物半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5096091A JPH0532486A (ja) | 1991-03-15 | 1991-03-15 | 化合物半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5096091A JPH0532486A (ja) | 1991-03-15 | 1991-03-15 | 化合物半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0532486A true JPH0532486A (ja) | 1993-02-09 |
Family
ID=12873387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5096091A Pending JPH0532486A (ja) | 1991-03-15 | 1991-03-15 | 化合物半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0532486A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6269822B1 (en) | 1996-04-17 | 2001-08-07 | Steag Microtech Gmbh | Installation for wet-treating substrates |
| US7132351B2 (en) | 2003-07-25 | 2006-11-07 | Rohm Co., Ltd. | Method of fabricating a compound semiconductor layer |
-
1991
- 1991-03-15 JP JP5096091A patent/JPH0532486A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6269822B1 (en) | 1996-04-17 | 2001-08-07 | Steag Microtech Gmbh | Installation for wet-treating substrates |
| US7132351B2 (en) | 2003-07-25 | 2006-11-07 | Rohm Co., Ltd. | Method of fabricating a compound semiconductor layer |
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