JPH05324847A - 図形描画装置用ｌｓｉ - Google Patents
図形描画装置用ｌｓｉInfo
- Publication number
- JPH05324847A JPH05324847A JP4119445A JP11944592A JPH05324847A JP H05324847 A JPH05324847 A JP H05324847A JP 4119445 A JP4119445 A JP 4119445A JP 11944592 A JP11944592 A JP 11944592A JP H05324847 A JPH05324847 A JP H05324847A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- data
- bit
- length
- word
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
- G09G5/024—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed using colour registers, e.g. to control background, foreground, surface filling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T11/00—2D [Two Dimensional] image generation
- G06T11/40—Filling a planar surface by adding surface attributes, e.g. colour or texture
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Image Generation (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】
【目的】塗つぶし処理による図形描画の高速化を図る。
【構成】塗つぶしパターンの複製パターンＰＤを生成す
るパターン複製部５を備える。画像メモリ１０上の塗つ
ぶし図形の生成位置と上記塗つぶしパターン長とワード
長とからシフト数Ｓを算出するシフト数算出部７を備え
る。複製パターンＰＤをシフト数Ｓでシフトし上記ワー
ド長の塗つぶしデータを抽出するデータ抽出部６を備え
る。
るパターン複製部５を備える。画像メモリ１０上の塗つ
ぶし図形の生成位置と上記塗つぶしパターン長とワード
長とからシフト数Ｓを算出するシフト数算出部７を備え
る。複製パターンＰＤをシフト数Ｓでシフトし上記ワー
ド長の塗つぶしデータを抽出するデータ抽出部６を備え
る。
Description
【０００１】
【産業上の利用分野】本発明は図形描画装置用ＬＳＩに
関し、特にコンピュータディスプレイやプリンタ等にお
いて任意のパターンで塗つぶした図形を表示する機能を
有するグラフイックスシステムに用いる図形描画装置用
ＬＳＩに関する。
関し、特にコンピュータディスプレイやプリンタ等にお
いて任意のパターンで塗つぶした図形を表示する機能を
有するグラフイックスシステムに用いる図形描画装置用
ＬＳＩに関する。
【０００２】
【従来の技術】コンピュータディスプレイやプリンタ等
に図形を表示あるいは印字する描画処理には、文字や選
画のはかに塗つぶし処理がある。この塗つぶし処理にに
より得られた塗つぶし図形は、グラフヤイラストあるい
は特殊効果のための基本図形としてよく用いられる。基
本的な塗つぶし図形としては、四辺形や円や多角形等が
あり、内部を塗つぶすいわゆる塗つぶしパターンによっ
て単色で塗つぶしたり、ハッチングを施したり、あるい
は濃淡を表現したりすることができる。
に図形を表示あるいは印字する描画処理には、文字や選
画のはかに塗つぶし処理がある。この塗つぶし処理にに
より得られた塗つぶし図形は、グラフヤイラストあるい
は特殊効果のための基本図形としてよく用いられる。基
本的な塗つぶし図形としては、四辺形や円や多角形等が
あり、内部を塗つぶすいわゆる塗つぶしパターンによっ
て単色で塗つぶしたり、ハッチングを施したり、あるい
は濃淡を表現したりすることができる。
【０００３】このような塗つぶし処理を、従来は次のよ
うにして行なっていた。まず、与えられた図形に対し
て、その外形座標値を計算する。これは、例えば四辺形
の場合には、対角線の端点のＸＹ座標値から容易に計算
できる。上記塗つぶし処理は１ライン毎、すなわちＸ方
向に処理を進めていき、１ライン処理を完了すると次の
ライン、すなわちＹ方向に１だけ進むのである。このよ
うに、上記塗つぶし処理は、ある１ラインに関して塗つ
ぶすべき領域の両端のＸ座標を計算する座標演算過程
と、その領域を実際に塗つぶす塗つぶし過程とに大別す
ることができる。
うにして行なっていた。まず、与えられた図形に対し
て、その外形座標値を計算する。これは、例えば四辺形
の場合には、対角線の端点のＸＹ座標値から容易に計算
できる。上記塗つぶし処理は１ライン毎、すなわちＸ方
向に処理を進めていき、１ライン処理を完了すると次の
ライン、すなわちＹ方向に１だけ進むのである。このよ
うに、上記塗つぶし処理は、ある１ラインに関して塗つ
ぶすべき領域の両端のＸ座標を計算する座標演算過程
と、その領域を実際に塗つぶす塗つぶし過程とに大別す
ることができる。
【０００４】従来よる、これらの座標演算過程た塗つぶ
し過程とをハードウェア化したグラフイックス処理ＬＳ
Ｉが多数開発されてきた。この中のいくつかは、図形描
画のためのメモリに対するリードライトサイクルがほぼ
１００％のバス使用率になるまで最適化されている。
し過程とをハードウェア化したグラフイックス処理ＬＳ
Ｉが多数開発されてきた。この中のいくつかは、図形描
画のためのメモリに対するリードライトサイクルがほぼ
１００％のバス使用率になるまで最適化されている。
【０００５】従来のこ種の図形描画装置用ＬＳＩは、図
５に示すように、ＸＹアドレスの計算をする座標演算部
１００と、ＸＹアドレスから実アドレスを計算するアド
レス演算部１と、データ演算部１０２と、画像メモリ１
０とを備えて構成されていた。
５に示すように、ＸＹアドレスの計算をする座標演算部
１００と、ＸＹアドレスから実アドレスを計算するアド
レス演算部１と、データ演算部１０２と、画像メモリ１
０とを備えて構成されていた。
【０００６】データ演算部１０２は、マスクデータを生
成するマスク生成部１０３と、処理の対象外のビットの
データが変化しないように制御するラスタ演算部１０４
と、ワード計算部１０５と、塗つぶしパターンを格納し
たパターンレジスタ１０６とを備えて構成されていた。
成するマスク生成部１０３と、処理の対象外のビットの
データが変化しないように制御するラスタ演算部１０４
と、ワード計算部１０５と、塗つぶしパターンを格納し
たパターンレジスタ１０６とを備えて構成されていた。
【０００７】次に、従来の図形描画装置用ＬＳＩの動作
について説明する。
について説明する。
【０００８】塗つぶし処理を行なう場合には、上記の各
構成部が並列に動作し、メモリサイクルに適合するよう
に内部処理を進めるようになっている。
構成部が並列に動作し、メモリサイクルに適合するよう
に内部処理を進めるようになっている。
【０００９】まず、座標演算部１００でＸＹアドレスの
計算をする。この計算結果のＸＹアドレスから、アドレ
ス演算部１により実アドレスを計算する。同時にＸＹア
ドレスの下位座標を基にマスク生成部１０３でマスクデ
ータを生成する。上記マスクデータは、１ワードのうち
処理の対象となるビット位置を１ビット毎に定めるデタ
であり、処理の対象外のビットは、ラスタ演算部におい
てデータが変化しないように制御される。塗つぶしパタ
ーンは、専用のパターンレジスタ１０６に格納されたパ
ターンをそのまま使用する。
計算をする。この計算結果のＸＹアドレスから、アドレ
ス演算部１により実アドレスを計算する。同時にＸＹア
ドレスの下位座標を基にマスク生成部１０３でマスクデ
ータを生成する。上記マスクデータは、１ワードのうち
処理の対象となるビット位置を１ビット毎に定めるデタ
であり、処理の対象外のビットは、ラスタ演算部におい
てデータが変化しないように制御される。塗つぶしパタ
ーンは、専用のパターンレジスタ１０６に格納されたパ
ターンをそのまま使用する。
【００１０】次に、アドレス演算部１からの上記実アド
レスにより画像メモリ１０を読出し、画像メモリ１０か
らの読出しデータとパターンレジスタ１０６からの上記
塗つぶしパターンとを、上記マスクデータを参照しつつ
演算する。この演算結果のデータを画像メモリ１０のも
とのアドレスに書戻すことにより図形内を塗つぶしてい
く。１ライン分の処理が終了すると、次のライン用の塗
つぶしパターンを画像メモリ１０の所定アドレスから読
出し、パターンレジスタ１０６に格納する。
レスにより画像メモリ１０を読出し、画像メモリ１０か
らの読出しデータとパターンレジスタ１０６からの上記
塗つぶしパターンとを、上記マスクデータを参照しつつ
演算する。この演算結果のデータを画像メモリ１０のも
とのアドレスに書戻すことにより図形内を塗つぶしてい
く。１ライン分の処理が終了すると、次のライン用の塗
つぶしパターンを画像メモリ１０の所定アドレスから読
出し、パターンレジスタ１０６に格納する。
【００１１】以上の処理により、Ｙ方向には任意のパタ
ーンが設定できるが、Ｘ方向に対する塗つぶしパターン
はワード長と同一パターンを繰返すことになるというも
のであった。
ーンが設定できるが、Ｘ方向に対する塗つぶしパターン
はワード長と同一パターンを繰返すことになるというも
のであった。
【００１２】一方、最近のグラフイックスシステムで
は、塗つぶしパターンのワード長に関して１ビット単位
で任意に指定できることが要求されている。したがっ
て、ハードウェアである図形描画装置用ＬＳＩとの適合
性は必ずしも良くない。すなわち、以上のような処理を
行なう場合には、塗つぶし処理におけるソフトウェア処
理の中で、塗つぶしパターンのＸ方向のビット長をチエ
ックし、ソフトウェアシーケンスを切替えて適合するハ
ードーウェアを使用するというような複雑なソフトウェ
ア構造を必要とするというものであった。
は、塗つぶしパターンのワード長に関して１ビット単位
で任意に指定できることが要求されている。したがっ
て、ハードウェアである図形描画装置用ＬＳＩとの適合
性は必ずしも良くない。すなわち、以上のような処理を
行なう場合には、塗つぶし処理におけるソフトウェア処
理の中で、塗つぶしパターンのＸ方向のビット長をチエ
ックし、ソフトウェアシーケンスを切替えて適合するハ
ードーウェアを使用するというような複雑なソフトウェ
ア構造を必要とするというものであった。
【００１３】
【発明が解決しようとする課題】上述した従来の図形描
画装置用ＬＳＩは、Ｘ方向に対する塗つぶしパターンは
固定ワード長の同一パターンを繰返すことしかできなか
ったので、任意の１ビット単位のワード長で指定される
塗つぶしパターンの処理においては、ソフトウェア処理
の中で塗つぶしパターンのＸ方向のビット長をチエック
し、ソフトウェアシーケンスを切替えて適合するハード
ーウェアを使用するというような複雑なソフトウェア構
造を必要とするという欠点があった。
画装置用ＬＳＩは、Ｘ方向に対する塗つぶしパターンは
固定ワード長の同一パターンを繰返すことしかできなか
ったので、任意の１ビット単位のワード長で指定される
塗つぶしパターンの処理においては、ソフトウェア処理
の中で塗つぶしパターンのＸ方向のビット長をチエック
し、ソフトウェアシーケンスを切替えて適合するハード
ーウェアを使用するというような複雑なソフトウェア構
造を必要とするという欠点があった。
【００１４】また、複雑なソフトウェア処理がネックと
なり、高速化が困難であるという欠点があった。
なり、高速化が困難であるという欠点があった。
【００１５】
【課題を解決するための手段】本発明の図形描画装置用
ＬＳＩは、ｈ（ｈは自然数）ビットのワード長でアクセ
スされるメモリ上で予め定めた塗つぶしパターンを参照
して任意の塗つぶし図形を生成する図形描画装置用ＬＳ
Ｉにおいて、ｍ行ｎ列（ｎ，ｍは自然数）の前記塗つぶ
しパターンを格納するパターン記憶手段と、前記塗つぶ
しパターンをｋ（ｍ×ｋ≧ｈ）個分複製して複製パター
ンを生成するパターン複製手段と、前記メモリ上の前記
塗つぶし図形の生成位置と前記塗つぶしパターン長ｍと
前記ワード長ｈとからシフト数を算出するシフト数算出
手段と、前記複製パターンを前記シフト数でシフトし前
記ワード長ｈの塗つぶしデータを抽出するデータ抽出手
段と、前記塗つぶしデータを用いて前記メモリ上に前記
塗つぶし図形を書込む図形データ書込手段とを備えて構
成されている。
ＬＳＩは、ｈ（ｈは自然数）ビットのワード長でアクセ
スされるメモリ上で予め定めた塗つぶしパターンを参照
して任意の塗つぶし図形を生成する図形描画装置用ＬＳ
Ｉにおいて、ｍ行ｎ列（ｎ，ｍは自然数）の前記塗つぶ
しパターンを格納するパターン記憶手段と、前記塗つぶ
しパターンをｋ（ｍ×ｋ≧ｈ）個分複製して複製パター
ンを生成するパターン複製手段と、前記メモリ上の前記
塗つぶし図形の生成位置と前記塗つぶしパターン長ｍと
前記ワード長ｈとからシフト数を算出するシフト数算出
手段と、前記複製パターンを前記シフト数でシフトし前
記ワード長ｈの塗つぶしデータを抽出するデータ抽出手
段と、前記塗つぶしデータを用いて前記メモリ上に前記
塗つぶし図形を書込む図形データ書込手段とを備えて構
成されている。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１７】図１は本発明の図形描画装置用ＬＳＩの第
一の実施例を示すブロック図である。
一の実施例を示すブロック図である。
【００１８】本実施例の図形描画装置用ＬＳＩは、図１
に示すように、実アドレスを計算するアドレス演算部１
と、ＸＹアドレスを計算するＸＹ座標演算部２と、マス
クデータを生成するマスク生成部３と、塗つぶしパター
ンの原パターンデータを格納したパターン格納部４と、
パターン複製部５と、データ抽出部６と、シフト数算出
部７と、ラスタ演算部８と、ワードが最初か中間か最終
かの判別を行なうワード計算部９と、画像メモリ１０と
を備えて構成されている。
に示すように、実アドレスを計算するアドレス演算部１
と、ＸＹアドレスを計算するＸＹ座標演算部２と、マス
クデータを生成するマスク生成部３と、塗つぶしパター
ンの原パターンデータを格納したパターン格納部４と、
パターン複製部５と、データ抽出部６と、シフト数算出
部７と、ラスタ演算部８と、ワードが最初か中間か最終
かの判別を行なうワード計算部９と、画像メモリ１０と
を備えて構成されている。
【００１９】次に、本実施例の動作について説明する。
【００２０】本実施例のデータの処理単位であるワード
長は８ビットとする。全体の処理はマイクロプログラム
制御により動作するシーケンサ（図示省略）により行な
われる。本実施例では、水平型マイクロプログラムの採
用により、各部に対応した複数の命令が同時に実行でき
るようになっている。
長は８ビットとする。全体の処理はマイクロプログラム
制御により動作するシーケンサ（図示省略）により行な
われる。本実施例では、水平型マイクロプログラムの採
用により、各部に対応した複数の命令が同時に実行でき
るようになっている。
【００２１】まず、ＸＹ座標演算部２の計算結果に応じ
てアドレス演算部１は実際に画像メモリ１０にアセスす
るための実アドレスＡを計算する。同時にマスク生成部
３ではマスクデータＭを生成する。実アドレスＡは、Ｙ
座標値に予め定義された画面サイズの横幅のワード数を
乗算して、さらにＸ座標から算出したＸ方向のワード数
を加算したものである。
てアドレス演算部１は実際に画像メモリ１０にアセスす
るための実アドレスＡを計算する。同時にマスク生成部
３ではマスクデータＭを生成する。実アドレスＡは、Ｙ
座標値に予め定義された画面サイズの横幅のワード数を
乗算して、さらにＸ座標から算出したＸ方向のワード数
を加算したものである。
【００２２】一方、マスク生成部３では基本的にはＸ座
標の下位３ビットを使用し、スタートビット位置と塗つ
ぶしパターンのビット長とからマスクパターンを生成す
る。ここで上記塗つぶしパターンの最初の１ワードにつ
いては、上記スタートビット位置から右側のビットは’
１’、左側のビットは’０’となる。そして、２ワード
目以降は全てのビットが’１’となり、最終ワードでは
エンドビットの位置から右側のビットは’０’、左側の
ビットは’１’となる。ワード計算部９では、上記塗つ
ぶしパターンを１ワード塗つぶす毎に８ビットずつ減算
し、現在の塗つぶし対象ワードが、１ワード目か中間の
ワードかあるいは最終ワードかの判別を行なう。ワード
計算部９で最終ワードが検出されると、上記シーケンサ
は１ラインの終了を知ることができる。またワード計算
部９の検出出力Ｗは、マスク生成部３におけるマスク生
成の制御情報として使用される。
標の下位３ビットを使用し、スタートビット位置と塗つ
ぶしパターンのビット長とからマスクパターンを生成す
る。ここで上記塗つぶしパターンの最初の１ワードにつ
いては、上記スタートビット位置から右側のビットは’
１’、左側のビットは’０’となる。そして、２ワード
目以降は全てのビットが’１’となり、最終ワードでは
エンドビットの位置から右側のビットは’０’、左側の
ビットは’１’となる。ワード計算部９では、上記塗つ
ぶしパターンを１ワード塗つぶす毎に８ビットずつ減算
し、現在の塗つぶし対象ワードが、１ワード目か中間の
ワードかあるいは最終ワードかの判別を行なう。ワード
計算部９で最終ワードが検出されると、上記シーケンサ
は１ラインの終了を知ることができる。またワード計算
部９の検出出力Ｗは、マスク生成部３におけるマスク生
成の制御情報として使用される。
【００２３】次に、塗つぶしパターンの生成方法につい
て説明する。表１は塗つぶしパターンの複製の説明図で
あり、パターン格納部４から読出したデータを原パター
ンデータＰＯと呼び、これを入力したパターン複製部５
から出力される複製パターンＰＤを示している。表１に
おいて、原パターンデータＰＯは８ビットであり、Ａ〜
Ｈはそれぞれ原パターンの画素を、またＸは使用しない
データをそれぞれ示す。
て説明する。表１は塗つぶしパターンの複製の説明図で
あり、パターン格納部４から読出したデータを原パター
ンデータＰＯと呼び、これを入力したパターン複製部５
から出力される複製パターンＰＤを示している。表１に
おいて、原パターンデータＰＯは８ビットであり、Ａ〜
Ｈはそれぞれ原パターンの画素を、またＸは使用しない
データをそれぞれ示す。
【００２４】
【表１】
【００２５】パターン複製部５の出力である複製パター
ンＰＤは１６ビットであり、塗つぶしパターンのＸ方向
のビット長によって変化する。例えば、１ビット長の場
合には、原パターンデータの左端の画素″Ａ″が８画素
分複製されて出力される。また、２ビット長の場合に
は、原パターンデータの左端の２ビットの画素″ＡＢ″
がそのまま４回複製され、さらに″Ａ″が付加されて出
力される。同様に、３ビット長の場合には、原パターン
データの左端の３ビットの画素″ＡＢＣ″が３回複製さ
れ、さらに″Ａ″が付加されて出力される。
ンＰＤは１６ビットであり、塗つぶしパターンのＸ方向
のビット長によって変化する。例えば、１ビット長の場
合には、原パターンデータの左端の画素″Ａ″が８画素
分複製されて出力される。また、２ビット長の場合に
は、原パターンデータの左端の２ビットの画素″ＡＢ″
がそのまま４回複製され、さらに″Ａ″が付加されて出
力される。同様に、３ビット長の場合には、原パターン
データの左端の３ビットの画素″ＡＢＣ″が３回複製さ
れ、さらに″Ａ″が付加されて出力される。
【００２６】このように、上記塗つぶしパターンのＸ方
向のビット長によって出力される複製パターンＰＤの有
効データの長さを変化させ、しかも、最大１５ビットの
データを得る理由は、これらのデータの書込先のビット
位置によって、参照を開始するビット位置が変化するか
らである。すなわち、データ抽出部６において、入力し
た複製パターンＰＤを任意のビート数だけシフトして、
所望のビット位置から全て有効なデータである１ワード
を取り出すという処理を行なうからである。つまり、塗
つぶしパターン幅を任意のビット長にすることによっ
て、塗つぶし開始点が必ずしも塗つぶしパターンデータ
の先頭ビットとは限らないので、上記パターンのどのビ
ット位置からでも１ワード長のデータが得られるよう
に、最大１５ビットのデータ長に複製するものである。
向のビット長によって出力される複製パターンＰＤの有
効データの長さを変化させ、しかも、最大１５ビットの
データを得る理由は、これらのデータの書込先のビット
位置によって、参照を開始するビット位置が変化するか
らである。すなわち、データ抽出部６において、入力し
た複製パターンＰＤを任意のビート数だけシフトして、
所望のビット位置から全て有効なデータである１ワード
を取り出すという処理を行なうからである。つまり、塗
つぶしパターン幅を任意のビット長にすることによっ
て、塗つぶし開始点が必ずしも塗つぶしパターンデータ
の先頭ビットとは限らないので、上記パターンのどのビ
ット位置からでも１ワード長のデータが得られるよう
に、最大１５ビットのデータ長に複製するものである。
【００２７】図２は、パターン複製部５の一部の回路を
示すものである。パターン複製部５のハードウェアは、
図５に示すように、マルチプレクサの集合であり、選択
信号線Ｎ１〜Ｎ８と、入力信号線Ａ〜Ｈと、出力信号線
Ｐ０〜Ｐ９，ＰＡ〜ＰＦとを備えて構成されている。選
択信号線Ｎ１〜Ｎ８で制御され入力信号線Ａ〜Ｈと出力
信号線Ｐ０〜Ｐ９，ＰＡ〜ＰＦとをスイッチングする複
数のトランスファゲートＧとを備えて構成されている。
これにより、選択信号線Ｎ１〜Ｎ８のいずれか一本を上
記パターン幅のビット長によりアクティブとすることに
より、入力信号線Ａ〜Ｈのいずれかを出力信号線Ｐ０〜
Ｐ９，ＰＡ〜ＰＦに接続するかを選択する。上記選択の
基準は表１にしたがっている。
示すものである。パターン複製部５のハードウェアは、
図５に示すように、マルチプレクサの集合であり、選択
信号線Ｎ１〜Ｎ８と、入力信号線Ａ〜Ｈと、出力信号線
Ｐ０〜Ｐ９，ＰＡ〜ＰＦとを備えて構成されている。選
択信号線Ｎ１〜Ｎ８で制御され入力信号線Ａ〜Ｈと出力
信号線Ｐ０〜Ｐ９，ＰＡ〜ＰＦとをスイッチングする複
数のトランスファゲートＧとを備えて構成されている。
これにより、選択信号線Ｎ１〜Ｎ８のいずれか一本を上
記パターン幅のビット長によりアクティブとすることに
より、入力信号線Ａ〜Ｈのいずれかを出力信号線Ｐ０〜
Ｐ９，ＰＡ〜ＰＦに接続するかを選択する。上記選択の
基準は表１にしたがっている。
【００２８】次に、データ抽出部６はバレルシフタで構
成され、シフト数算出部７の出力のシフト数Ｓを入力し
て、データ抽出部５からの１５ビットの複製パターンＰ
Ｄから８ビットを選択する。
成され、シフト数算出部７の出力のシフト数Ｓを入力し
て、データ抽出部５からの１５ビットの複製パターンＰ
Ｄから８ビットを選択する。
【００２９】図３は、シフト数算出部７の構成の一例を
示すブロック図である。シフト数算出部７は、図３に示
すように、マルチプレクサ７１，７３と、レジスタ７２
と、加算器７４と、予め定められたパターン幅の値を格
納したレジスタ７５と、減算器７６と、初期値を格納し
たレジスタ７７とを備えて構成されている。予め、塗つ
ぶしパターンの塗つぶしを開始するビット位置である初
期値Ｆを計算し、レジスタ７７に格納しておく。まず、
上記塗つぶしパターンの第一ワードはレジスタ７７の格
納値、すなわち初期値Ｆがそのままシフト数Ｓとなる。
すなわち、マルチプレクサ７１はレジスタ７７からの初
期値Ｆを出力してレジスタ７２に格納する。このレジス
タ７２に格納された値が次に参照する上記塗つぶしパタ
ーンの参照開始位置、つまりデータ抽出部６で使用され
るシフト数Ｓとなる。次に、１ワード目の描画が完了す
ると、次の上記塗つぶしパターンのシフト数Ｓを次のよ
うにして算出する。次のワードは、第一ワードで塗つぶ
したビット数とレジスタ７２の格納値とを加算してパタ
ーン幅で除算した剰余となる。したがって、まず、レジ
スタ７２の格納値とマルチプレクサ７１を介して入力さ
れる第一ワード残りビット数Ｑを加算器７４により加算
する。その加算結果Ｋからレジスタの格納値Ｗを減算す
る。減算結果Ｄが正ならば、この減算結果Ｄをマルチプ
レクサ７１を介してレジスタ７２にそのまま格納する。
また、減算結果Ｄが負ならば、加算結果Ｋをマルチプレ
クサ７１を介してレジスタ７２にそのまま格納する。３
回目以降は、レジスタ７２の格納値と１ワードのビット
長である’８’とを加算器７４で加算して同様の処理を
行なう。
示すブロック図である。シフト数算出部７は、図３に示
すように、マルチプレクサ７１，７３と、レジスタ７２
と、加算器７４と、予め定められたパターン幅の値を格
納したレジスタ７５と、減算器７６と、初期値を格納し
たレジスタ７７とを備えて構成されている。予め、塗つ
ぶしパターンの塗つぶしを開始するビット位置である初
期値Ｆを計算し、レジスタ７７に格納しておく。まず、
上記塗つぶしパターンの第一ワードはレジスタ７７の格
納値、すなわち初期値Ｆがそのままシフト数Ｓとなる。
すなわち、マルチプレクサ７１はレジスタ７７からの初
期値Ｆを出力してレジスタ７２に格納する。このレジス
タ７２に格納された値が次に参照する上記塗つぶしパタ
ーンの参照開始位置、つまりデータ抽出部６で使用され
るシフト数Ｓとなる。次に、１ワード目の描画が完了す
ると、次の上記塗つぶしパターンのシフト数Ｓを次のよ
うにして算出する。次のワードは、第一ワードで塗つぶ
したビット数とレジスタ７２の格納値とを加算してパタ
ーン幅で除算した剰余となる。したがって、まず、レジ
スタ７２の格納値とマルチプレクサ７１を介して入力さ
れる第一ワード残りビット数Ｑを加算器７４により加算
する。その加算結果Ｋからレジスタの格納値Ｗを減算す
る。減算結果Ｄが正ならば、この減算結果Ｄをマルチプ
レクサ７１を介してレジスタ７２にそのまま格納する。
また、減算結果Ｄが負ならば、加算結果Ｋをマルチプレ
クサ７１を介してレジスタ７２にそのまま格納する。３
回目以降は、レジスタ７２の格納値と１ワードのビット
長である’８’とを加算器７４で加算して同様の処理を
行なう。
【００３０】以上のようにして、塗つぶしパターンを生
成したならば、従来と同様にアドレス演算部１で計算し
た実アドレスＡにより画像メモリ１０をアクセスして読
出し、画像メモリ１０からの読出しデータと上記塗つぶ
しパターンとを、上記マスクデータを参照しつつ演算す
る。この演算結果のデータを画像メモリ１０のもとのア
ドレスに書戻すことにより図形内を塗つぶしていく。１
ライン分の処理が終了すると、次のライン用の塗つぶし
パターンを画像メモリ１０の所定アドレスから読出し、
原パターンデータＰＯとしてパターン格納部４に格納す
る。
成したならば、従来と同様にアドレス演算部１で計算し
た実アドレスＡにより画像メモリ１０をアクセスして読
出し、画像メモリ１０からの読出しデータと上記塗つぶ
しパターンとを、上記マスクデータを参照しつつ演算す
る。この演算結果のデータを画像メモリ１０のもとのア
ドレスに書戻すことにより図形内を塗つぶしていく。１
ライン分の処理が終了すると、次のライン用の塗つぶし
パターンを画像メモリ１０の所定アドレスから読出し、
原パターンデータＰＯとしてパターン格納部４に格納す
る。
【００３１】次に、本発明の第二の実施例について説明
する。
する。
【００３２】図４は本発明の第二の実施例を示すブロッ
ク図である。
ク図である。
【００３３】本実施例の前述の第一の実施例に対する相
違点は、塗つぶしパターンをカラーにするための機能を
付加したものであり、これに対応してカラー拡張部１１
と、前景色レジスタ１２と、後景色レジスタ１３とを付
加したことである。
違点は、塗つぶしパターンをカラーにするための機能を
付加したものであり、これに対応してカラー拡張部１１
と、前景色レジスタ１２と、後景色レジスタ１３とを付
加したことである。
【００３４】前述の第一の実施例では、パターン格納部
４に格納されたデータは２値画像であり、カラーパター
ンには対応できていない。カラー拡張部１１を付加する
こと画像メモリ１０に対してカラー描画できるようにし
たものである。
４に格納されたデータは２値画像であり、カラーパター
ンには対応できていない。カラー拡張部１１を付加する
こと画像メモリ１０に対してカラー描画できるようにし
たものである。
【００３５】次に、本実施例の動作について説明する。
第一の実施例と同様な方法で得た塗つぶしデータ、すな
わち、データ抽出部６の出力の各ビット毎に対応して、
前景色レジスタ１２と後景色レジスタ１３との内容を割
当てる。本実施例では、前景色レジスタ１２と後景色レ
ジスタ１３のそれぞれのビット長は４ビットとし、デー
タ抽出部６の出力の２ビットに対して、カラー拡張部１
１により８ビットに拡張されてラスタ演算部８にデータ
を出力する。
第一の実施例と同様な方法で得た塗つぶしデータ、すな
わち、データ抽出部６の出力の各ビット毎に対応して、
前景色レジスタ１２と後景色レジスタ１３との内容を割
当てる。本実施例では、前景色レジスタ１２と後景色レ
ジスタ１３のそれぞれのビット長は４ビットとし、デー
タ抽出部６の出力の２ビットに対して、カラー拡張部１
１により８ビットに拡張されてラスタ演算部８にデータ
を出力する。
【００３６】カラー拡張に伴なってシフト数算出部７の
動作が若干変る。すなわち、１回の塗つぶしで処理され
る原パターンＰＯが２ビットに減少するために、１ワー
ド処理後の塗つぶしパターン参照位置の計算が、第一の
実施例における’８’の代りに’２’を減算するように
することである。
動作が若干変る。すなわち、１回の塗つぶしで処理され
る原パターンＰＯが２ビットに減少するために、１ワー
ド処理後の塗つぶしパターン参照位置の計算が、第一の
実施例における’８’の代りに’２’を減算するように
することである。
【００３７】
【発明の効果】以上説明したように、本発明の図形描画
装置用ＬＳＩは、塗つぶしパターンの複製パターンを生
成するパターン複製手段と、メモリ上の上記塗つぶし図
形の生成位置と上記塗つぶしパターン長とワード長とか
らシフト数を算出するシフト数算出手段と、上記複製パ
ターンを上記シフト数でシフトし上記ワード長の塗つぶ
しデータを抽出するデータ抽出手段とを備えることによ
り、任意のビット長の塗つぶしパターンを参照した塗つ
ぶし処理を高速に実行できるという効果がある。
装置用ＬＳＩは、塗つぶしパターンの複製パターンを生
成するパターン複製手段と、メモリ上の上記塗つぶし図
形の生成位置と上記塗つぶしパターン長とワード長とか
らシフト数を算出するシフト数算出手段と、上記複製パ
ターンを上記シフト数でシフトし上記ワード長の塗つぶ
しデータを抽出するデータ抽出手段とを備えることによ
り、任意のビット長の塗つぶしパターンを参照した塗つ
ぶし処理を高速に実行できるという効果がある。
【図１】本発明の図形描画装置用ＬＳＩの第一の実施例
を示すブロック図である。
を示すブロック図である。
【図２】本実施例の図形描画装置用ＬＳＩにおけるパタ
ーン複製部の一部の回路を示す回路図である。
ーン複製部の一部の回路を示す回路図である。
【図３】本実施例の図形描画装置用ＬＳＩにおけるシフ
ト数抽出部の一例を示すブロック図である。
ト数抽出部の一例を示すブロック図である。
【図４】本発明の図形描画装置用ＬＳＩの第二の実施例
を示すブロック図である。
を示すブロック図である。
【図５】従来の図形描画装置用ＬＳＩの一例を示すブロ
ック図である。
ック図である。
１ アドレス演算部 ２ ＸＹ座標演算部 ３，１０３ マスク生成部 ４ パターン格納部 ５ パターン複製部 ６ データ抽出部 ７ シフト数算出部 ８，１０４ ラスタ演算部 ９ ワード計算部 １０ 画像メモリ １１ カラー拡張部 １２ 前景色レジスタ １３ 後景色レジスタ ７１，７３ マルチプレクサ ７２，７５，７７ レジスタ ７４ 加算器 ７６ 減算器 １００ 座標演算部 １０２ データ演算部 １０５ パターンレジスタ
Claims (1)
- 【請求項１】 ｈ（ｈは自然数）ビットのワード長でア
クセスされるメモリ上で予め定めた塗つぶしパターンを
参照して任意の塗つぶし図形を生成する図形描画装置用
ＬＳＩにおいて、 ｍ行ｎ列（ｎ，ｍは自然数）の前記塗つぶしパターンを
格納するパターン記憶手段と、 前記塗つぶしパターンをｋ（ｍ×ｋ≧ｈ）個分複製して
複製パターンを生成するパターン複製手段と、 前記メモリ上の前記塗つぶし図形の生成位置と前記塗つ
ぶしパターン長ｍと前記ワード長ｈとからシフト数を算
出するシフト数算出手段と、 前記複製パターンを前記シフト数でシフトし前記ワード
長ｈの塗つぶしデータを抽出するデータ抽出手段と、 前記塗つぶしデータを用いて前記メモリ上に前記塗つぶ
し図形を書込む図形データ書込手段とを備えることを特
徴とする図形描画装置用ＬＳＩ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4119445A JPH05324847A (ja) | 1992-05-13 | 1992-05-13 | 図形描画装置用ｌｓｉ |
| US08/059,749 US5473751A (en) | 1992-05-13 | 1993-05-12 | High speed paint-out graphics device LSI and method of forming paint-out drawing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4119445A JPH05324847A (ja) | 1992-05-13 | 1992-05-13 | 図形描画装置用ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05324847A true JPH05324847A (ja) | 1993-12-10 |
Family
ID=14761581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4119445A Pending JPH05324847A (ja) | 1992-05-13 | 1992-05-13 | 図形描画装置用ｌｓｉ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5473751A (ja) |
| JP (1) | JPH05324847A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2596639Y2 (ja) * | 1993-12-08 | 1999-06-21 | 株式会社キーエンス | レーザマーキング装置 |
| US6873738B2 (en) * | 1995-10-02 | 2005-03-29 | Sony Corporation | Hierarchical image processor for encoding or decoding, and memory on the same chip |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0328984A (ja) * | 1989-06-27 | 1991-02-07 | Fujitsu Ltd | ハッチパターンによる面塗り描画方式 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2613223B2 (ja) * | 1987-09-10 | 1997-05-21 | 株式会社日立製作所 | 演算装置 |
| JPH01205387A (ja) * | 1988-02-12 | 1989-08-17 | Toshiba Corp | 高品質修飾文字・図形等の生成方式 |
| JPH03248226A (ja) * | 1990-02-26 | 1991-11-06 | Nec Corp | マイクロプロセッサ |
-
1992
- 1992-05-13 JP JP4119445A patent/JPH05324847A/ja active Pending
-
1993
- 1993-05-12 US US08/059,749 patent/US5473751A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0328984A (ja) * | 1989-06-27 | 1991-02-07 | Fujitsu Ltd | ハッチパターンによる面塗り描画方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5473751A (en) | 1995-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63198174A (ja) | 図形処理装置 | |
| KR100263580B1 (ko) | 그래픽 화상 표시 장치 및 방법 | |
| JPH05324847A (ja) | 図形描画装置用ｌｓｉ | |
| JP2757614B2 (ja) | 図形塗りつぶし装置 | |
| GB2116009A (en) | Graphic display device | |
| JPH03144782A (ja) | 三次元図形処理装置 | |
| JP2728957B2 (ja) | 複合図形の作成方法 | |
| JPS6057593B2 (ja) | 文字パタ−ン処理方式 | |
| JP2836617B2 (ja) | レンダリングプロセッサ | |
| JP2806679B2 (ja) | 文字発生装置 | |
| JP2748787B2 (ja) | 曲線発生装置 | |
| JP2804028B2 (ja) | レンダリングプロセツサ | |
| JPS61502914A (ja) | 電子式および機電式再生のためのキャラクタおよびグラフィック要素のコ−ド化方法並びにデコ−ド方法および装置 | |
| JP3347042B2 (ja) | 画像処理装置 | |
| JP4313863B2 (ja) | 画像処理装置 | |
| JPH06314091A (ja) | 輪郭塗り潰し方法及びその回路 | |
| JP3004993B2 (ja) | 画像処理装置 | |
| EP0229694B1 (en) | Vector graphics generator set-up | |
| JP2656753B2 (ja) | 画像データ処理装置及びそれを用いたシステム | |
| JPS62282380A (ja) | 重ね文字発生方式 | |
| GB2222352A (en) | Method and apparatus for address conversion | |
| JP2606176B2 (ja) | 図形処理装置 | |
| JP2787487B2 (ja) | コンピュータシステムに表示され且つ操作される線分の位置を決定する回路 | |
| JPH04162092A (ja) | アウトラインフォントの文字発生方式 | |
| JPH0573693A (ja) | 輪郭塗り潰し方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990105 |