JPH05324757A - 論理検証装置 - Google Patents
論理検証装置Info
- Publication number
- JPH05324757A JPH05324757A JP4152901A JP15290192A JPH05324757A JP H05324757 A JPH05324757 A JP H05324757A JP 4152901 A JP4152901 A JP 4152901A JP 15290192 A JP15290192 A JP 15290192A JP H05324757 A JPH05324757 A JP H05324757A
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Abstract
(57)【要約】
【目的】 異なる２つの記述形で表現された回路の等価
性の検証を行うとき、効率良く回路のシミュレーション
を行い、不一致検出時に容易に解析を行えるようにす
る。 【構成】 ２つの回路についてシミュレーション部３，
４にて並列にシミュレーションを実行し、その実行結果
について予め定められた信号同士の状態値の対応表を対
応表生成部１で生成する。結果比較部５で対応信号の比
較を行い、全て一致であれば、パタン設定部２は次の入
力信号テストパタンをテストパタン７から抽出し、再び
シミュレーションを続行する。不一致が検出されれ
ば、、そのテストパタンに関するシミュレーション以後
のテストパタンについてはシミュレーションを停止する
と共に、その不一致時のテストパタンのシミュレーショ
ン結果対応表１２を出力する。
性の検証を行うとき、効率良く回路のシミュレーション
を行い、不一致検出時に容易に解析を行えるようにす
る。 【構成】 ２つの回路についてシミュレーション部３，
４にて並列にシミュレーションを実行し、その実行結果
について予め定められた信号同士の状態値の対応表を対
応表生成部１で生成する。結果比較部５で対応信号の比
較を行い、全て一致であれば、パタン設定部２は次の入
力信号テストパタンをテストパタン７から抽出し、再び
シミュレーションを続行する。不一致が検出されれ
ば、、そのテストパタンに関するシミュレーション以後
のテストパタンについてはシミュレーションを停止する
と共に、その不一致時のテストパタンのシミュレーショ
ン結果対応表１２を出力する。
Description
【０００１】
【技術分野】本発明は論理検証装置に関し、特に互いに
異なる２つの記述形式で表現された被検証論理回路の検
証装置に関するものである。
異なる２つの記述形式で表現された被検証論理回路の検
証装置に関するものである。
【０００２】
【従来技術】論理回路を記述表現する場合、論理回路各
部の論理機能に着目してこの論理機能（ＯＲ，ＡＮＤ，
ＥＸ−ＯＲ等）記述言語レベルで表現する方法と、論理
回路各部の論理ブロックの相互接続状態に着目してこの
論理接続記述レベルで表現する方法とがある。
部の論理機能に着目してこの論理機能（ＯＲ，ＡＮＤ，
ＥＸ−ＯＲ等）記述言語レベルで表現する方法と、論理
回路各部の論理ブロックの相互接続状態に着目してこの
論理接続記述レベルで表現する方法とがある。
【０００３】例えば、前者が図２（Ａ）の記述形式であ
り、後者が図２（Ｂ）の記述形式であり、共に同一の論
理回路を表わしている。
り、後者が図２（Ｂ）の記述形式であり、共に同一の論
理回路を表わしている。
【０００４】この様な２つのレベルの回路の等価性を検
証する場合、同一の入力信号パタンを使用してこれ等２
つの回路のシミュレーションを同時に実行し、与えられ
た全入力信号パタンのシミュレーションが終了した後
に、２つの回路のシミュレーション結果の比較信号（予
め定められた信号部分の信号）の状態値について、全て
の入力信号パタンに関して互いに比較を行うようになっ
ている。
証する場合、同一の入力信号パタンを使用してこれ等２
つの回路のシミュレーションを同時に実行し、与えられ
た全入力信号パタンのシミュレーションが終了した後
に、２つの回路のシミュレーション結果の比較信号（予
め定められた信号部分の信号）の状態値について、全て
の入力信号パタンに関して互いに比較を行うようになっ
ている。
【０００５】従来の論理検証装置では、上述した如く、
予め与えられている複数の入力パタンの全てについて順
次シミュレーションを行い、全てのシミュレーション終
了後に結果の比較を行うようになっているので、入力信
号パタンのパタン数が多けば、それだけシミュレーショ
ン実行時間が長くなり、１パタン毎の比較結果が判明す
るまでの時間も長くなるという欠点がある。
予め与えられている複数の入力パタンの全てについて順
次シミュレーションを行い、全てのシミュレーション終
了後に結果の比較を行うようになっているので、入力信
号パタンのパタン数が多けば、それだけシミュレーショ
ン実行時間が長くなり、１パタン毎の比較結果が判明す
るまでの時間も長くなるという欠点がある。
【０００６】また、ある入力信号パタンにおけるシミュ
レーションの比較結果に不一致が検出されても、その不
一致が検出されたパタンのシミュレーションは既に終了
しているので、解析を行うことが容易ではなくその工数
も増大するという欠点がある。
レーションの比較結果に不一致が検出されても、その不
一致が検出されたパタンのシミュレーションは既に終了
しているので、解析を行うことが容易ではなくその工数
も増大するという欠点がある。
【０００７】
【発明の目的】本発明の目的は、異なる２つのレベルで
記述された論理回路の検証を行う場合に効率良く回路の
シミュレーションを行って、結果の不一致時に容易にそ
の解析を行うことができるようにした論理検証装置を提
供することである。
記述された論理回路の検証を行う場合に効率良く回路の
シミュレーションを行って、結果の不一致時に容易にそ
の解析を行うことができるようにした論理検証装置を提
供することである。
【０００８】
【発明の構成】本発明によれば、互いに異なる第１及び
第２の記述形式で表現された被検証論理回路の論理検証
装置であって、これ等両論理回路の入力部における入力
信号として設定するためのテストパタンを複数組予め格
納したテストパタンファイルと、前記テストパタンファ
イルから１パタン分のテストパタンを順次抽出して前記
両論理回路の入力部に夫々対応して印加するテストパタ
ン設定手段と、前記１パタン分のテストパタンが印加さ
れる毎に前記両論理回路のシミュレーションを夫々実行
するシミュレーション手段と、このシミュレーションの
実行中に、予め定められている信号部分の状態値を前記
両論理回路に関して出力して状態値対応表として作成す
る表作成手段と、この対応表中における前記両論理回路
の対応する信号部分の状態値同士を比較して不一致が検
出された場合、後続のテストパタンによるシミュレーシ
ョンを停止制御する停止制御手段とを含むことを特徴と
する論理検証装置が得られる。
第２の記述形式で表現された被検証論理回路の論理検証
装置であって、これ等両論理回路の入力部における入力
信号として設定するためのテストパタンを複数組予め格
納したテストパタンファイルと、前記テストパタンファ
イルから１パタン分のテストパタンを順次抽出して前記
両論理回路の入力部に夫々対応して印加するテストパタ
ン設定手段と、前記１パタン分のテストパタンが印加さ
れる毎に前記両論理回路のシミュレーションを夫々実行
するシミュレーション手段と、このシミュレーションの
実行中に、予め定められている信号部分の状態値を前記
両論理回路に関して出力して状態値対応表として作成す
る表作成手段と、この対応表中における前記両論理回路
の対応する信号部分の状態値同士を比較して不一致が検
出された場合、後続のテストパタンによるシミュレーシ
ョンを停止制御する停止制御手段とを含むことを特徴と
する論理検証装置が得られる。
【０００９】
【実施例】以下、図面を参照しつつ本発明の実施例につ
き詳述する。
き詳述する。
【００１０】図１は本発明の実施例のシステムブロック
図であり、レベルＡ（図２（Ａ）に示した論理機能記述
言語レベル）で記述された回路と、レベルＢ（図２
（Ｂ）に示した論理接続記述レベル）で記述された回路
との論理検証を行う場合について以下に述べる。
図であり、レベルＡ（図２（Ａ）に示した論理機能記述
言語レベル）で記述された回路と、レベルＢ（図２
（Ｂ）に示した論理接続記述レベル）で記述された回路
との論理検証を行う場合について以下に述べる。
【００１１】レベルＡ回路情報８及びレベルＢ回路情報
１０は夫々図２（Ａ），（Ｂ）の各論理情報を記憶した
ものであり、テストパタン７は、これ等両回路の検証シ
ミュレーションのために入力すべき信号入力のパタンを
複数パタン分予め格納したものである。
１０は夫々図２（Ａ），（Ｂ）の各論理情報を記憶した
ものであり、テストパタン７は、これ等両回路の検証シ
ミュレーションのために入力すべき信号入力のパタンを
複数パタン分予め格納したものである。
【００１２】パタン設定部２はこの複数パタンのうちか
ら順番に１パタンずつを取出してシミュレーション部
３，４へ夫々印加するものであり、これ等シミュレーシ
ョン部３，４はレベルＡ，Ｂの回路に関するシミュレー
ションを行うものである。
ら順番に１パタンずつを取出してシミュレーション部
３，４へ夫々印加するものであり、これ等シミュレーシ
ョン部３，４はレベルＡ，Ｂの回路に関するシミュレー
ションを行うものである。
【００１３】信号対応ファイル９は図３にその例を示す
如く、両回路の入力信号ＣA 〜ＦAとＣB 〜ＦB との対
応関係を示す他、シミュレーションの結果比較すべき回
路内の信号部分ＨA ，ＩA ，ＧA とＨB ，ＩB ，ＧB と
の対応関係を示すものである。
如く、両回路の入力信号ＣA 〜ＦAとＣB 〜ＦB との対
応関係を示す他、シミュレーションの結果比較すべき回
路内の信号部分ＨA ，ＩA ，ＧA とＨB ，ＩB ，ＧB と
の対応関係を示すものである。
【００１４】対応表作成部１はシミュレーションの結果
信号対応ファイル９に示されている比較すべき各信号部
分ＨA ，ＩA ，ＧA 及びＨB ，ＩB ，ＧB の状態値（０
か１）の対応表を生成し、結果比較部５はこの生成され
た対応表における対応信号ＨA とＨB ，ＩA とＩB ，Ｇ
A とＧB との各状態値を夫々比較する。
信号対応ファイル９に示されている比較すべき各信号部
分ＨA ，ＩA ，ＧA 及びＨB ，ＩB ，ＧB の状態値（０
か１）の対応表を生成し、結果比較部５はこの生成され
た対応表における対応信号ＨA とＨB ，ＩA とＩB ，Ｇ
A とＧB との各状態値を夫々比較する。
【００１５】これ等比較すべき各信号部分の比較が終了
し、不一致が検出されなければ、パタン設定部２へ制御
が移り、次の入力信号パタンについてパタン設定が行わ
れ、シミュレーション，結果比較が実行され、全パタン
が終了するまで、以上の動作が繰返えされる。
し、不一致が検出されなければ、パタン設定部２へ制御
が移り、次の入力信号パタンについてパタン設定が行わ
れ、シミュレーション，結果比較が実行され、全パタン
が終了するまで、以上の動作が繰返えされる。
【００１６】結果比較部５で不一致が検出されると、状
態値出力部６は状態値出力信号ファイル１１で指定され
ているレベルＡとＢとの両回路の信号の状態値を状態値
出力ファイル１２へ出力し、論理検証が終了するように
なっている。
態値出力部６は状態値出力信号ファイル１１で指定され
ているレベルＡとＢとの両回路の信号の状態値を状態値
出力ファイル１２へ出力し、論理検証が終了するように
なっている。
【００１７】以下、本発明の実施例の動作を、図２
（Ａ），（Ｂ）の回路に関して図３に示した信号対応フ
ァイル９に定められている信号対応表に基づいて論理検
証を行う場合につき説明する。
（Ａ），（Ｂ）の回路に関して図３に示した信号対応フ
ァイル９に定められている信号対応表に基づいて論理検
証を行う場合につき説明する。
【００１８】先ず、図２（Ａ）の回路情報８がレベルＡ
に対応するシミュレーション部３へ、図２（Ｂ）の回路
情報１０がレベルＢに対応するシミュレーション部４へ
夫々入力され、シミュレーション待ち状態になる。
に対応するシミュレーション部３へ、図２（Ｂ）の回路
情報１０がレベルＢに対応するシミュレーション部４へ
夫々入力され、シミュレーション待ち状態になる。
【００１９】次に、図３に示す信号対応ファイル９が対
応表作成部１へ入力され、図５（Ａ）に示す入力信号の
対応表と図５（Ｂ）に示す結果比較信号（シミュレーシ
ョンの結果を比較すべき回路内の信号部分）の対応表と
が夫々作成される。
応表作成部１へ入力され、図５（Ａ）に示す入力信号の
対応表と図５（Ｂ）に示す結果比較信号（シミュレーシ
ョンの結果を比較すべき回路内の信号部分）の対応表と
が夫々作成される。
【００２０】そして、この図５（Ａ）に示す入力信号対
応表を基に、図４に示したテストパタン１，２のうち最
初のパタン１が入力信号の対応表の順に設定される。す
なわち、レベルＡ，Ｂの両回路の入力信号ＣA ，ＣB に
“０”が、ＤA ，ＤB に“１”が、ＥA ，ＥB に“０”
が、ＦA ，ＦB に“１”が夫々設定される。
応表を基に、図４に示したテストパタン１，２のうち最
初のパタン１が入力信号の対応表の順に設定される。す
なわち、レベルＡ，Ｂの両回路の入力信号ＣA ，ＣB に
“０”が、ＤA ，ＤB に“１”が、ＥA ，ＥB に“０”
が、ＦA ，ＦB に“１”が夫々設定される。
【００２１】その後、レベルＡ，Ｂの回路のシミュレー
ションが並列に実行される。レベルＡの回路のシミュレ
ーション部３は図５（Ｂ）の結果比較信号対応表のうち
レベルＡの回路の信号を参照し、結果比較信号対応表に
設定されている信号のシミュレーション終了時にその信
号の状態値を結果比較信号対応表へ設定する。
ションが並列に実行される。レベルＡの回路のシミュレ
ーション部３は図５（Ｂ）の結果比較信号対応表のうち
レベルＡの回路の信号を参照し、結果比較信号対応表に
設定されている信号のシミュレーション終了時にその信
号の状態値を結果比較信号対応表へ設定する。
【００２２】いま、レベルＡの回路のシミュレーション
で信号ＨA のシミュレーションが終了したとすると、シ
ミュレーション部３は結果比較信号対応表に信号ＨA が
設定されていることを確認して、その信号ＨA のシミュ
レーション結果の状態値“１”を結果比較信号対応表に
設定する。図６（Ａ）にその状態が示されている。
で信号ＨA のシミュレーションが終了したとすると、シ
ミュレーション部３は結果比較信号対応表に信号ＨA が
設定されていることを確認して、その信号ＨA のシミュ
レーション結果の状態値“１”を結果比較信号対応表に
設定する。図６（Ａ）にその状態が示されている。
【００２３】同様に、レベルＢの回路のシミュレーショ
ン部４においても上述の動作処理が行われ、信号ＨB の
シミュレーション結果である“０”（“０”になったと
仮定する）が設定され、図６（Ｂ）に示す結果比較信号
対応表が生成される。
ン部４においても上述の動作処理が行われ、信号ＨB の
シミュレーション結果である“０”（“０”になったと
仮定する）が設定され、図６（Ｂ）に示す結果比較信号
対応表が生成される。
【００２４】結果比較部５はこれ等結果比較信号の全て
の組について比較を行うが、本例では、信号ＨA ，ＨB
の組が不一致となるので、図７に示した状態値出力信号
ファイル１１で指定されているレベルＡとＢとの回路の
各信号の状態値を、図８の如く状態値出力ファイル１２
へ出力し、この入力信号のパタンについての論理検証を
終了する。以降の入力信号パタンについての論理検証は
中断されるが、結果比較信号の不一致が検出されなけれ
ば、状態出力ファイル１２への出力は行われることな
く、次の入力信号パタンについてシミュレーションが続
行されることになる。
の組について比較を行うが、本例では、信号ＨA ，ＨB
の組が不一致となるので、図７に示した状態値出力信号
ファイル１１で指定されているレベルＡとＢとの回路の
各信号の状態値を、図８の如く状態値出力ファイル１２
へ出力し、この入力信号のパタンについての論理検証を
終了する。以降の入力信号パタンについての論理検証は
中断されるが、結果比較信号の不一致が検出されなけれ
ば、状態出力ファイル１２への出力は行われることな
く、次の入力信号パタンについてシミュレーションが続
行されることになる。
【００２５】
【発明の効果】この様に、本発明によれば、異なる２つ
レベルで記載された回路のシミュレーションを並列に実
行して入力信号の１パタンずつ比較対象となっている信
号の状態値を比較しつつ両回路の等価性を検証する場
合、不一致が検出されたときには２つの回路の指定され
た信号の状態値を出力し、以降の入力信号パタンに関す
るシミュレーションは行わないようにしたので、シミュ
レーションに費やされる時間が削減し、短時間に論理検
証が行えるという効果がある。
レベルで記載された回路のシミュレーションを並列に実
行して入力信号の１パタンずつ比較対象となっている信
号の状態値を比較しつつ両回路の等価性を検証する場
合、不一致が検出されたときには２つの回路の指定され
た信号の状態値を出力し、以降の入力信号パタンに関す
るシミュレーションは行わないようにしたので、シミュ
レーションに費やされる時間が削減し、短時間に論理検
証が行えるという効果がある。
【００２６】また、不一致が検出されてエラーが検出さ
れれば、回路の指定された信号状態値を出力してそこで
論理検証を終了するので、エラー解析が容易になるとい
う効果もある。
れれば、回路の指定された信号状態値を出力してそこで
論理検証を終了するので、エラー解析が容易になるとい
う効果もある。
【図１】本発明の実施例のシステムブロック図である。
【図２】論理回路の記述例を示す図であり、（Ａ）は論
理機能記述言語レベルで表現された回路情報，（Ｂ）は
論理接続記述レベルで表現された回路情報である。
理機能記述言語レベルで表現された回路情報，（Ｂ）は
論理接続記述レベルで表現された回路情報である。
【図３】両レベルＡ，Ｂの回路の入力信号（ＩＮ）と結
果比較信号（ＣＯＭＰ）との対応を記述した信号対応フ
ァイルの例を示す図である。
果比較信号（ＣＯＭＰ）との対応を記述した信号対応フ
ァイルの例を示す図である。
【図４】シミュレーションで入力信号に設定するテスト
パタン例を示す図である。
パタン例を示す図である。
【図５】（Ａ）は信号対応ファイルより作成された入力
信号対応表を示す図、（Ｂ）は同じく結果比較信号対応
表を示す図である。
信号対応表を示す図、（Ｂ）は同じく結果比較信号対応
表を示す図である。
【図６】（Ａ）はレベルＡの回路のシミュレーション結
果を設定した比較結果信号対応表を示す図、（Ｂ）はレ
ベルＢの回路のシミュレーション結果を設定した比較結
果信号対応表を示す図である。
果を設定した比較結果信号対応表を示す図、（Ｂ）はレ
ベルＢの回路のシミュレーション結果を設定した比較結
果信号対応表を示す図である。
【図７】不一致が検出された場合に状態値を出力するレ
ベルＡとＢとの回路の信号を示した状態値出力信号ファ
イルの例を示す図である。
ベルＡとＢとの回路の信号を示した状態値出力信号ファ
イルの例を示す図である。
【図８】レベルＡとＢとの回路の状態値の出力ファイル
の例を示す図である。
の例を示す図である。
【符号の説明】 １ 対応表作成部 ２ パタン設定部 ３，４ シミュレーション部 ５ 結果比較部 ６ 状態値出力部 ７ テストパタン ８ レベルＡ回路情報 ９ 信号対応ファイル １０ レベルＢ回路情報 １１ 状態値出力信号ファイル １２ 状態値出力ファイル
Claims (4)
- 【請求項１】 互いに異なる第１及び第２の記述形式で
表現された被検証論理回路の論理検証装置であって、こ
れ等両論理回路の入力部における入力信号として設定す
るためのテストパタンを複数組予め格納したテストパタ
ンファイルと、前記テストパタンファイルから１パタン
分のテストパタンを順次抽出して前記両論理回路の入力
部に夫々対応して印加するテストパタン設定手段と、前
記１パタン分のテストパタンが印加される毎に前記両論
理回路のシミュレーションを夫々実行するシミュレーシ
ョン手段と、このシミュレーションの実行中に、予め定
められている信号部分の状態値を前記両論理回路に関し
て出力して状態値対応表として作成する表作成手段と、
この対応表中における前記両論理回路の対応する信号部
分の状態値同士を比較して不一致が検出された場合、後
続のテストパタンによるシミュレーションを停止制御す
る停止制御手段とを含むことを特徴とする論理検証装
置。 - 【請求項２】 前記両論理回路の入力信号の対応と、前
記シミュレーション実行結果を比較すべき信号部分の対
応とが予め設定された信号対応表を含み、前記表作成手
段は前記信号対応表の前記信号部分の対応を参照しつつ
前記状態値対応表を作成するようにしたことを特徴とす
る請求項１記載の論理検証装置。 - 【請求項３】 前記表作成手段は、前記停止制御手段に
よる停止制御がなされたときのみ作成した前記状態値対
応表を出力するようにしたことを特徴とする請求項１ま
たは２記載の論理検証装置。 - 【請求項４】 前記第１及び第２の記述形式は論理機能
記述言語レベル及び論理接続記述レベルであることを特
徴とする請求項１，２または３記載の論理検証装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4152901A JPH05324757A (ja) | 1992-05-20 | 1992-05-20 | 論理検証装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4152901A JPH05324757A (ja) | 1992-05-20 | 1992-05-20 | 論理検証装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05324757A true JPH05324757A (ja) | 1993-12-07 |
Family
ID=15550615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4152901A Pending JPH05324757A (ja) | 1992-05-20 | 1992-05-20 | 論理検証装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05324757A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08101855A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 論理回路シミュレーションの動作解析方法 |
-
1992
- 1992-05-20 JP JP4152901A patent/JPH05324757A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08101855A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 論理回路シミュレーションの動作解析方法 |
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