JPH05324314A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH05324314A JPH05324314A JP12712692A JP12712692A JPH05324314A JP H05324314 A JPH05324314 A JP H05324314A JP 12712692 A JP12712692 A JP 12712692A JP 12712692 A JP12712692 A JP 12712692A JP H05324314 A JPH05324314 A JP H05324314A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- compressed
- sequence
- cache
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/3017—Runtime instruction translation, e.g. macros
- G06F9/30178—Runtime instruction translation, e.g. macros of compressed or encrypted instructions
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Abstract
(57)【要約】
【目的】 プロセッサを含むシステムにおいて、外部の
記憶装置からの命令読み込みを実効的に高速化して、シ
ステムの高速化を図るとともに、ダイナミックＲＡＭの
ような安価なメモリを使用して高速なプロセッサ・シス
テムを実現できるようにする。 【構成】 プロセッサに外部記憶装置上に圧縮された形
式で格納された命令コード列を読み込み展開して実行す
る機能を持たせるとともに、圧縮された命令の展開は、
命令のデコーダや実行に先行し、並列に実行し、展開さ
れた命令列は命令キャッシュまたは命令キューに蓄積し
ておくようにする。 【効果】 主記憶装置からプロセッサへ圧縮された形式
で命令列を転送するため、同一の転送速度及び同一バス
幅であれば従来に比べて単位時間内により多くの命令列
を転送できる。
記憶装置からの命令読み込みを実効的に高速化して、シ
ステムの高速化を図るとともに、ダイナミックＲＡＭの
ような安価なメモリを使用して高速なプロセッサ・シス
テムを実現できるようにする。 【構成】 プロセッサに外部記憶装置上に圧縮された形
式で格納された命令コード列を読み込み展開して実行す
る機能を持たせるとともに、圧縮された命令の展開は、
命令のデコーダや実行に先行し、並列に実行し、展開さ
れた命令列は命令キャッシュまたは命令キューに蓄積し
ておくようにする。 【効果】 主記憶装置からプロセッサへ圧縮された形式
で命令列を転送するため、同一の転送速度及び同一バス
幅であれば従来に比べて単位時間内により多くの命令列
を転送できる。
Description
【０００１】
【産業上の利用分野】本発明は、プログラム制御方式の
プロセッサを含むデータ処理装置に適用して特に有効な
技術に関するものであり、例えば命令をプロセッサの外
部の記憶装置から読み込む方式のマイクロプロセッサに
利用して効果のある技術に関するものである。
プロセッサを含むデータ処理装置に適用して特に有効な
技術に関するものであり、例えば命令をプロセッサの外
部の記憶装置から読み込む方式のマイクロプロセッサに
利用して効果のある技術に関するものである。
【０００２】
【従来の技術】マイクロプロセッサは、主記憶装置に記
憶されたプログラムの命令コードを順次バスを介して読
み込んで解読し、実行している。従来のマイクロプロセ
ッサ・システムにおいては、マイクロプロセッサが解読
する命令コードはそのままの形で主記憶装置内に記憶さ
れていた（例えば、日立製作所、１９８８年１月発行、
「日立Ｈ３２／２００ハードウェアマニュアル」または
「ＭＯＴＲＯＬＡ ＭＣ６８０３０ Ｅｎｈａｎｃｅｄ
３２−ｂｉｔ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒｕｓｅ
ｒ’ｓ ｍａｎｕａｌ」参照）。
憶されたプログラムの命令コードを順次バスを介して読
み込んで解読し、実行している。従来のマイクロプロセ
ッサ・システムにおいては、マイクロプロセッサが解読
する命令コードはそのままの形で主記憶装置内に記憶さ
れていた（例えば、日立製作所、１９８８年１月発行、
「日立Ｈ３２／２００ハードウェアマニュアル」または
「ＭＯＴＲＯＬＡ ＭＣ６８０３０ Ｅｎｈａｎｃｅｄ
３２−ｂｉｔ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒｕｓｅ
ｒ’ｓ ｍａｎｕａｌ」参照）。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、プログラムを記憶
する主記憶装置としては大容量のダイナミックＲＡＭが
通常用いられており、プロセッサの動作速度に比べ一般
に低速である。一方、プロセッサの動作速度に匹敵する
高速メモリは高価である。また、高速メモリを採用すれ
ばメモリとプロセッサ間のバスやプロセッサの入出力バ
ッファを高速に作動させる必要があり、ノイズが増加す
る等の問題があるためその対策のための設計が困難にな
る。更に、最近のプロセッサは命令実行の所要サイクル
数がますます減少する傾向があるため、命令読み出し時
間を低減することがプロセッサの高速化にとっての課題
となりつつある。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、プログラムを記憶
する主記憶装置としては大容量のダイナミックＲＡＭが
通常用いられており、プロセッサの動作速度に比べ一般
に低速である。一方、プロセッサの動作速度に匹敵する
高速メモリは高価である。また、高速メモリを採用すれ
ばメモリとプロセッサ間のバスやプロセッサの入出力バ
ッファを高速に作動させる必要があり、ノイズが増加す
る等の問題があるためその対策のための設計が困難にな
る。更に、最近のプロセッサは命令実行の所要サイクル
数がますます減少する傾向があるため、命令読み出し時
間を低減することがプロセッサの高速化にとっての課題
となりつつある。
【０００４】本発明は、上記のような課題に着目してな
されたもので、命令読み出し時間を実効的に短縮するこ
とにより、システムの高速化を図るとともに、安価なメ
モリを使用して高速なマイクロプロセッサ・システム等
を実現できるようにすることを目的とする。この発明の
前記ならびにそのほかの目的と新規な特徴については、
本明細書の記述および添附図面から明らかになるであろ
う。
されたもので、命令読み出し時間を実効的に短縮するこ
とにより、システムの高速化を図るとともに、安価なメ
モリを使用して高速なマイクロプロセッサ・システム等
を実現できるようにすることを目的とする。この発明の
前記ならびにそのほかの目的と新規な特徴については、
本明細書の記述および添附図面から明らかになるであろ
う。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、主記憶装置に圧縮した命令コー
ドを格納し、プロセッサには圧縮された形式で格納され
た命令コード列を読み込み展開して実行する機能を持た
せる。圧縮された命令の展開は、命令のデコーダや実行
に先行し、並列に実行し、展開された命令列は命令キャ
ッシュまたは命令キューに蓄積しておくようにする。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、主記憶装置に圧縮した命令コー
ドを格納し、プロセッサには圧縮された形式で格納され
た命令コード列を読み込み展開して実行する機能を持た
せる。圧縮された命令の展開は、命令のデコーダや実行
に先行し、並列に実行し、展開された命令列は命令キャ
ッシュまたは命令キューに蓄積しておくようにする。
【０００６】
【作用】上記した手段によれば、主記憶装置からプロセ
ッサへ圧縮された形式で命令列を転送するため、同一の
転送速度及び同一バス幅であれば単位時間内により多く
の命令列を転送でき主記憶装置からの命令読込みを実効
的に速くして、システムのスループットの向上を図るこ
とができる。しかも、圧縮された命令列の展開は、命令
デコードや命令実行に先行して行なうため、命令展開時
間が命令の実行を遅延させることはない。そのため、ダ
イナミックＲＡＭのような安価なメモリを使用して高速
なマイクロプロセッサ・システム等を実現することがで
きる。
ッサへ圧縮された形式で命令列を転送するため、同一の
転送速度及び同一バス幅であれば単位時間内により多く
の命令列を転送でき主記憶装置からの命令読込みを実効
的に速くして、システムのスループットの向上を図るこ
とができる。しかも、圧縮された命令列の展開は、命令
デコードや命令実行に先行して行なうため、命令展開時
間が命令の実行を遅延させることはない。そのため、ダ
イナミックＲＡＭのような安価なメモリを使用して高速
なマイクロプロセッサ・システム等を実現することがで
きる。
【０００７】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。図１に本発明をマイクロプロセッサ・シス
テムに適用した場合の一実施例を示す。図１において、
１は本発明に係るマイクロプロセッサ、２はプログラム
が格納された主記憶装置、３はマイクロプロセッサ１と
主記憶装置２とを接続するバスで、上記マイクロプロセ
ッサ１は、入出力バッファ１１、圧縮された命令列を展
開する機能を有するプリフェッチユニット１２、プリフ
ェッチされた命令を保持する命令キャシュまたは命令キ
ュー１３、命令デコーダ１４及び演算ユニット１５等か
らなる。特に制限されないが、マイクロプロセッサ１は
単結晶シリコン基板のような一個の半導体チップ上にお
いて形成されている。この実施例では、上記主記憶装置
２内にプログラムを構成する命令が、ハフマンの方法
（ Huffman,D.A.: A method for the construction o
f minimumredundancy codes,Proc.IRE 40 pp.1098-1101
Knuth,D.E.:Dynamic HuffmanCoding,J.Algorithms,
6:163-180,1985 参照）のような予め公知のデータ圧縮
アルゴリズムにより圧縮された命令コードとして格納さ
れている。そして、マイクロプロセッサ１内の上記プリ
フェッチユニット１２は圧縮された命令コードを元のコ
ードに展開する機能を備えている。
て説明する。図１に本発明をマイクロプロセッサ・シス
テムに適用した場合の一実施例を示す。図１において、
１は本発明に係るマイクロプロセッサ、２はプログラム
が格納された主記憶装置、３はマイクロプロセッサ１と
主記憶装置２とを接続するバスで、上記マイクロプロセ
ッサ１は、入出力バッファ１１、圧縮された命令列を展
開する機能を有するプリフェッチユニット１２、プリフ
ェッチされた命令を保持する命令キャシュまたは命令キ
ュー１３、命令デコーダ１４及び演算ユニット１５等か
らなる。特に制限されないが、マイクロプロセッサ１は
単結晶シリコン基板のような一個の半導体チップ上にお
いて形成されている。この実施例では、上記主記憶装置
２内にプログラムを構成する命令が、ハフマンの方法
（ Huffman,D.A.: A method for the construction o
f minimumredundancy codes,Proc.IRE 40 pp.1098-1101
Knuth,D.E.:Dynamic HuffmanCoding,J.Algorithms,
6:163-180,1985 参照）のような予め公知のデータ圧縮
アルゴリズムにより圧縮された命令コードとして格納さ
れている。そして、マイクロプロセッサ１内の上記プリ
フェッチユニット１２は圧縮された命令コードを元のコ
ードに展開する機能を備えている。
【０００８】次に上記実施例のシステムの動作を説明す
る。上記プリフェッチユニット１２は、命令デコーダ１
４や演算ユニット１５とは独立（並行）して動作し、次
に実行される命令列を常に命令キャッシュまたは命令キ
ュー１３に保持しているようにプリフェッチを行う。こ
こで次に実行される命令列とは、プログラムカウンタの
指すアドレス以降の連続したアドレスに格納された命令
列を、あるいは分岐命令を検出した場合は分岐先のアド
レス以降のアドレスに格納された命令列を意味する。プ
リフェッチユニット１２は、次にプリフェッチするアド
レスをバス３に出力し、主記憶装置２から圧縮された形
式で命令列をバス３を通して読み込み、それを展開して
命令キャシュまたは命令キュー１３に格納する機能を有
する。命令キャッシュまたは命令キュー１３から取り出
された命令は、命令レジスタ１２ａに保持されて命令デ
コーダ１４でデコードされ、形成された制御信号で演算
ユニット１５を制御することで命令が実行される。
る。上記プリフェッチユニット１２は、命令デコーダ１
４や演算ユニット１５とは独立（並行）して動作し、次
に実行される命令列を常に命令キャッシュまたは命令キ
ュー１３に保持しているようにプリフェッチを行う。こ
こで次に実行される命令列とは、プログラムカウンタの
指すアドレス以降の連続したアドレスに格納された命令
列を、あるいは分岐命令を検出した場合は分岐先のアド
レス以降のアドレスに格納された命令列を意味する。プ
リフェッチユニット１２は、次にプリフェッチするアド
レスをバス３に出力し、主記憶装置２から圧縮された形
式で命令列をバス３を通して読み込み、それを展開して
命令キャシュまたは命令キュー１３に格納する機能を有
する。命令キャッシュまたは命令キュー１３から取り出
された命令は、命令レジスタ１２ａに保持されて命令デ
コーダ１４でデコードされ、形成された制御信号で演算
ユニット１５を制御することで命令が実行される。
【０００９】例えば、プロセッサのサイクルタイムを２
０ｎｓ、主記憶装置を構成するダイナミックＲＡＭのア
クセスタイムを８０ｎｓ、バースト転送の所要タイムを
４０ｎｓ、命令圧縮率を２／３、命令展開時間を２０ｎ
ｓとする。また、キャッシュミス発生時に４命令をバー
スト転送するものとすると、圧縮のされていない命令の
場合には、（８０ｎｓ／２０ｎｓ＋３×４０ｎｓ／２０
ｎｓ）サイクル／４命令＝２．５サイクル／命令である
のに対し、本実施例のマイクロプロセッサでは、同じ転
送量で６命令分となるため、（１０サイクル（バースト
転送）＋２０ｎｓ／２０ｎｓ（展開））／６命令＝１．
８サイクル／命令となり、１命令あたりのフェッチ時間
が短縮される。
０ｎｓ、主記憶装置を構成するダイナミックＲＡＭのア
クセスタイムを８０ｎｓ、バースト転送の所要タイムを
４０ｎｓ、命令圧縮率を２／３、命令展開時間を２０ｎ
ｓとする。また、キャッシュミス発生時に４命令をバー
スト転送するものとすると、圧縮のされていない命令の
場合には、（８０ｎｓ／２０ｎｓ＋３×４０ｎｓ／２０
ｎｓ）サイクル／４命令＝２．５サイクル／命令である
のに対し、本実施例のマイクロプロセッサでは、同じ転
送量で６命令分となるため、（１０サイクル（バースト
転送）＋２０ｎｓ／２０ｎｓ（展開））／６命令＝１．
８サイクル／命令となり、１命令あたりのフェッチ時間
が短縮される。
【００１０】以上説明したように上記実施例は、外部記
憶装置に圧縮された命令コードを格納し、プロセッサに
は圧縮された形式で格納された命令コード列を読み込ん
で展開して実行する機能を持たせるとともに、圧縮され
た命令の展開は、命令のデコーダや実行に先行し、並列
に実行し、展開された命令列は命令キャッシュまたは命
令キューに蓄積しておくようにしたので、次のような効
果が得られる。 （１）主記憶装置に圧縮した形式で命令を格納するた
め、主記憶の使用量が削減できる。 （２）主記憶装置からマイクロプロセッサへ命令列を圧
縮した形式で転送するため、同じ動作速度及びバス幅で
より多くの命令列を転送できる。 （３）同じ命令転送速度を得るためには、より低速のメ
モリを使用でき、システムの低価格化を図れるととも
に、バスや入出力バッファを高速で動作させる必要がな
いため低ノイズ化を実現できる。 （４）分岐命令などでキャシュミスが生じた後の命令フ
ェッチ時においても圧縮形式で転送するため一度に多く
の命令列を転送でき、総合的には１命令あたりのフェッ
チ時間が短縮される。
憶装置に圧縮された命令コードを格納し、プロセッサに
は圧縮された形式で格納された命令コード列を読み込ん
で展開して実行する機能を持たせるとともに、圧縮され
た命令の展開は、命令のデコーダや実行に先行し、並列
に実行し、展開された命令列は命令キャッシュまたは命
令キューに蓄積しておくようにしたので、次のような効
果が得られる。 （１）主記憶装置に圧縮した形式で命令を格納するた
め、主記憶の使用量が削減できる。 （２）主記憶装置からマイクロプロセッサへ命令列を圧
縮した形式で転送するため、同じ動作速度及びバス幅で
より多くの命令列を転送できる。 （３）同じ命令転送速度を得るためには、より低速のメ
モリを使用でき、システムの低価格化を図れるととも
に、バスや入出力バッファを高速で動作させる必要がな
いため低ノイズ化を実現できる。 （４）分岐命令などでキャシュミスが生じた後の命令フ
ェッチ時においても圧縮形式で転送するため一度に多く
の命令列を転送でき、総合的には１命令あたりのフェッ
チ時間が短縮される。
【００１１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、プリフェッチユニット１２が圧縮された命
令コードを元のコードに展開して命令キャシュまたは命
令キュー１３に格納するようにしているが、命令キャシ
ュまたは命令キュー１３にはプリフェッチされた命令を
そのまま入れておいて命令実行時に元のコードに展開す
るように構成しても良い。あるいは、入出力バッファ１
１をＦＩＦＯ等で構成してプリフェッチされた命令を保
持させるようにしても良い。その場合、命令キャシュま
たは命令キュー１３を省略することも可能である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、プリフェッチユニット１２が圧縮された命
令コードを元のコードに展開して命令キャシュまたは命
令キュー１３に格納するようにしているが、命令キャシ
ュまたは命令キュー１３にはプリフェッチされた命令を
そのまま入れておいて命令実行時に元のコードに展開す
るように構成しても良い。あるいは、入出力バッファ１
１をＦＩＦＯ等で構成してプリフェッチされた命令を保
持させるようにしても良い。その場合、命令キャシュま
たは命令キュー１３を省略することも可能である。
【００１２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロプロセッサに適用した場合について説明したが、この
発明はそれに限定されるものでなく、プログラムを解読
して実行するプロセッサを備えたデータ処理装置一般に
利用することができる。
なされた発明をその背景となった利用分野であるマイク
ロプロセッサに適用した場合について説明したが、この
発明はそれに限定されるものでなく、プログラムを解読
して実行するプロセッサを備えたデータ処理装置一般に
利用することができる。
【００１３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、 （１）主記憶から圧縮された形式で命令を転送するた
め、同じ転送速度及びバス幅でより多くの命令を転送で
きる。 （２）プリフェッチ時間が短縮されるため、システムを
高速化できる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、 （１）主記憶から圧縮された形式で命令を転送するた
め、同じ転送速度及びバス幅でより多くの命令を転送で
きる。 （２）プリフェッチ時間が短縮されるため、システムを
高速化できる。
【図１】図１は、本発明をマイクロプロセッサ・システ
ムに適用した場合の一実施例を示すブロック図である。
ムに適用した場合の一実施例を示すブロック図である。
１ マイクロプロセッサ ２ 主記憶装置 １１ 入出力バッファ １２ プリフェッチユニット １３ 命令キャシュ，命令キュー １４ 命令デコーダ １５ 演算ユニット
Claims (2)
- 【請求項１】 圧縮された命令列を読み込み、元の命令
列に展開する機能を有するプロセッサを備えていること
を特徴とするデータ処理装置。 - 【請求項２】 圧縮された命令を、命令のデコードや実
行に先行しかつ並行して展開する命令コード変換手段
と、展開された命令列を蓄積しておく命令キャッシュま
たは命令キューを備えていることを特徴とする請求項１
記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12712692A JPH05324314A (ja) | 1992-05-20 | 1992-05-20 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12712692A JPH05324314A (ja) | 1992-05-20 | 1992-05-20 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05324314A true JPH05324314A (ja) | 1993-12-07 |
Family
ID=14952257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12712692A Pending JPH05324314A (ja) | 1992-05-20 | 1992-05-20 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05324314A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995027244A1 (en) * | 1994-04-05 | 1995-10-12 | Communicate Ltd. | Computer system |
| EP0689128A1 (en) * | 1994-06-21 | 1995-12-27 | STMicroelectronics Limited | Computer instruction compression |
| EP0945786A1 (en) * | 1998-03-27 | 1999-09-29 | Motorola, Inc. | Apparatus and method for executing encrypted instructions |
| JP2013529813A (ja) * | 2010-06-22 | 2013-07-22 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 帯域幅適応型メモリ圧縮 |
| JP2015512546A (ja) * | 2012-04-06 | 2015-04-27 | ▲騰▼▲訊▼科技（深▲セン▼）有限公司 | インストールパッケージのウイルスチェック・除去方法および装置 |
-
1992
- 1992-05-20 JP JP12712692A patent/JPH05324314A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995027244A1 (en) * | 1994-04-05 | 1995-10-12 | Communicate Ltd. | Computer system |
| AU686358B2 (en) * | 1994-04-05 | 1998-02-05 | Communicate Ltd | Computer system |
| US5784585A (en) * | 1994-04-05 | 1998-07-21 | Motorola, Inc. | Computer system for executing instruction stream containing mixed compressed and uncompressed instructions by automatically detecting and expanding compressed instructions |
| EP0689128A1 (en) * | 1994-06-21 | 1995-12-27 | STMicroelectronics Limited | Computer instruction compression |
| US6564314B1 (en) | 1994-06-21 | 2003-05-13 | Sgs-Thomson Microelectronics Limited | Computer instruction compression |
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| US6243802B1 (en) | 1998-03-27 | 2001-06-05 | Motorola Inc. | Apparatus and method for encrypted instructions |
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