JPH1124930A

JPH1124930A - 情報処理装置

Info

Publication number: JPH1124930A
Application number: JP18388197A
Authority: JP
Inventors: Takao Yamamoto; 崇夫山本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-07-09
Filing date: 1997-07-09
Publication date: 1999-01-29

Abstract

(57)【要約】【課題】可変長命令から構成される命令流についても
対応でき、少ないハードウェアでより多くの命令流の並
列実行を行う情報処理装置を提供する。【解決手段】情報処理装置を構成するデータ処理装置
は、４本の命令流の命令フェッチアドレス１１０〜１４
０を順に選択して命令フェッチし、フェッチした命令を
２本の命令バッファ２１０，２２０に順に格納し、２本
の命令デコーダ３１０，３２０でそれぞれの命令バッフ
ァの命令を１命令ずつ同時にデコードして、演算実行部
４００を制御して情報処理を行う。これによって、少な
いハードウェア規模で複数の命令流の並列実行を行うこ
とができ、少ないハードウェアでより多くの命令流の並
列実行を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の命令流の命
令を並列に発行することによって、命令間の依存関係に
よるパイプラインインタロックを削減し、複数の演算実
行手段を効率良く使用する情報処理装置に関するもので
ある。

【０００２】

【従来の技術】複数の命令流の命令を並列に実行するこ
とにより演算実行手段の利用効率をあげて、処理速度向
上を図る方法が、特開平６−４４０８９号公報、特開平
７−１８２１６８号公報において開示されている。図３
に従来の情報処理装置の主要部分の概略ブロック図を示
す。図３において、１０１，１０２はそれぞれ命令フェ
ッチユニット、２１０，２２０はそれぞれ命令デコー
ダ、３３０は資源割当て手段、４１０，４２０および４
３０はそれぞれ演算実行手段である。

【０００３】この従来の情報処理装置は、２個の命令流
の命令を並列に発行するために、２個の命令フェッチユ
ニット１０１，１０２を用いて、２個の命令流の命令を
メモリ（図示せず）からフェッチし、それぞれの命令流
からフェッチした命令３０，４０をそれぞれ命令デコー
ダ２１０，２２０でデコードして解析し、資源割当て手
段３３０は、命令デコーダ２１０，２２０でデコードし
て解析した情報と演算実行手段４１０，４２０，４３０
の状態などを用いて、命令デコーダ２１０，２２０でデ
コードした命令３０，４０を演算実行手段４１０，４２
０または４３０に発行し、演算実行手段４１０，４２０
または４３０は、それぞれに割り付けられた命令３０，
４０に従って演算を実行するものである。

【０００４】これにより、複数の命令流の命令を演算実
行手段４１０，４２０，４３０に並列に発行して、性能
向上を実現している。

【０００５】

【発明が解決しようとする課題】近年の半導体集積装置
の進歩によって、プロセッサの内部周波数の向上は著し
く、外部メモリのアクセスは、非常に多くのプロセッサ
サイクル数を要するようになってきている。そこで、上
記のような情報処理装置において、複数の命令流の命令
を同時に発行し、命令間の依存関係をより削減するため
には、多くの命令流を同時に処理し、外部メモリアクセ
スレイテンシーを隠蔽すれば良い。

【０００６】しかしながら、上記の構成では、複数の命
令流の命令を効率良く各機能ユニット（加減算器、分岐
処理部、ロードストア部等）に供給するためには、複数
の命令フェッチユニットが同時に命令フェッチを行うこ
とができる構成を用いるか、並列に処理する命令流の数
に対応する数の命令フェッチユニット、命令デコーダを
備える必要があり、同時に処理する命令流を多くすると
ハードウェアが著しく増加するという問題がある。な
お、複数の命令フェッチユニットが同時に命令フェッチ
を行うことができるというのは、複数の命令フェッチユ
ニットに対して独立に命令メモリに対するパスが設けら
れていることを示している。また、並列に処理する命令
流の数に対応する数の命令フェッチユニット、命令デコ
ーダを備えるというのは、命令メモリに対するパスは１
つであるが、時分割多重で複数の命令フェッチユニット
が動作することを示している。

【０００７】したがって、この発明の目的は、少ないハ
ードウェアで、より多くの命令流の並列実行を行うこと
ができる情報処理装置を提供することである。

【０００８】

【課題を解決するための手段】この課題を解決するため
本発明の情報処理装置は、Ｎ個（Ｎ＞１）の命令流を時
分割多重の形態で読み出す命令フェッチ部と、命令バッ
ファ部と、命令デコード部と、演算実行部とを備えてい
る。命令フェッチ部は、比較的多い個数のＮ個の命令流
のそれぞれに対応する命令フェッチアドレスを備え、ひ
とつの命令流に対する命令フェッチ動作によって、その
命令流の単一または複数命令を読み出す。

【０００９】命令バッファ部は、後述の複数の演算実行
手段の構成に対して適切な個数のＭ個（Ｎ＞Ｍ＞１）の
命令バッファを備え、命令フェッチ部が読み出した命令
をＭ個の命令バッファ中のひとつを選択して格納し、Ｍ
個の命令バッファのそれぞれが保持するひとつの命令を
それぞれ命令デコード部に出力する。命令デコード部
は、命令バッファの個数と同じＭ個の命令デコーダと、
資源割当て手段とを備え、Ｍ個のそれぞれの命令デコー
ダは、Ｍ個の命令バッファから供給されるＭ個の命令を
それぞれデコードし、資源割当て手段は、少くとも演算
実行部の状態とＭ個の命令デコーダが出力するデコード
された命令とを入力し、資源割当て可能なデコードされ
た命令を演算実行部に供給する。

【００１０】演算実行部は、複数の演算実行手段を備
え、命令デコード部から出力されるデコードされた命令
に従って演算を行う。この構成によると、多くの命令流
の処理を、命令流の数より少ない命令バッファおよび命
令デコーダによって行うことが可能となり、少ないハー
ドウェアで、より多くの命令流の並列実行を行うことが
できる。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１および図２を用い、４本の命令流を、２個の命
令バッファ、２個の命令デコーダおよび３個の演算実行
手段を用いて処理する場合について説明する。図１は本
発明の第１の実施の形態における情報処理装置を構成す
るデータ処理装置のブロック図を示す。図１において、
１００は命令フェッチ部、２００は命令バッファ部、３
００は命令デコード部、４００は演算実行部である。

【００１２】命令フェッチ部１００は、４個の命令フェ
ッチアドレス１１０，１２０，１３０，１４０を備え、
４個の命令フェッチアドレスから１つを順に選択して命
令アドレス１０に出力してメモリ（図示せず）から命令
をフェッチする。２０はフェッチされた命令である。な
お、命令フェッチ部１００と従来例の命令フェッチユニ
ット１０１，１０２との違いは以下の通りである。すな
わち、命令フェッチユニット１０１，１０２は、それぞ
れ命令フェッチに必要な命令フェッチアドレス一つずつ
設けた完全な命令フェッチユニットであるのに対し、命
令フェッチ部１００は、一つの命令フェッチユニットの
命令フェッチアドレス部分のみを多重化したものである
点で相違する。

【００１３】命令バッファ部２００は、２つの命令バッ
ファ２１０，２２０を備え、複数の命令流に対してメモ
リからフェッチされた命令２０を、選択的に、どちらか
の命令バッファ２１０または２２０に格納する。したが
って、命令バッファ２１０，２２０は、それぞれ異なる
命令流の命令を保持する。さらに、それぞれの命令バッ
ファ２１０，２２０が格納している最も古い命令を、命
令デコード部３００へ出力する。なお、上記の命令バッ
ファ２１０，２２０は、各々ＦＩＦＯメモリのような構
成となっている。

【００１４】命令デコード部３００は、２個の命令デコ
ーダ３１０，３２０と、資源割当て手段３３０とを備
え、２個の命令デコーダ３１０，３２０は、命令バッフ
ァ部２００の命令バッファ２１０，２２０が出力する、
それぞれ異なる命令流の命令３０，４０を、それぞれ独
立にデコードする。また、資源割当て手段３３０は、命
令デコーダ３１０，３２０の出力するデコードされた命
令５０，６０と演算実行部４００の実行状態を示す演算
実行状態７０を入力とし、命令５０または命令６０を演
算実行部４００で実行可能かどうかを判断し、（命令発
行）制御情報８０によって実行可能である命令を演算実
行部４００に対して発行する。具体的に説明すると、命
令５０，６０は、常に演算実行部４００に出力されてい
て、資源割当手段３３０は、制御情報８０によって、ど
の命令をどの演算実行手段４１０〜４３０に対して発行
するかを制御する。

【００１５】９０は（命令フェッチ）制御情報であり、
命令フェッチ部１００に対しては命令フェッチアドレス
の更新の制御を指示し、命令バッファ部２００に対して
は命令デコード済みの（消費バイト）数や分岐による無
効化を指示する。演算実行部４００は、複数の演算実行
手段を備える。この実施の形態では、３個の演算実行手
段４１０，４２０，４３０を備えている。この中で、演
算実行手段４１０は例えば第１の整数演算ユニットであ
り、演算実行手段４２０は例えば第２の整数演算ユニッ
トであり、演算実行手段４３０は例えばロードストアユ
ニットであるとする。整数演算ユニットである演算実行
手段４１０，４２０は、それぞれデコードされた命令を
受け取ると、そのデコードされた命令にしたがった整数
演算を行う。また、ロードストアユニットである演算実
行手段４３０は、デコードされた命令を受け取ると、そ
のデコードされた命令にしたがってメモリに対してロー
ド動作またはストア動作を行う。ここで、ロードストア
ユニットの実行レイテンシーは２サイクルとする。

【００１６】以上のように構成された情報処理装置によ
って、４つの命令流を並列に実行する。以下、その動作
を図２を用いて説明する。図２は、この実施の形態にお
ける情報処理装置の動作タイミングチャートである。説
明のために図１と同一のものには同じ番号を付してい
る。図２において、例えばＡ３という表記は、命令流Ａ
の３番目の命令に関する情報であることを示す。また、
Ａ２−４という表記は、命令流Ａの２番目から４番目の
命令に関する情報であることを示す。

【００１７】したがって、図２のサイクル１では、命令
フェッチアドレス１１０，１２０，１３０および１４０
は、それぞれ、命令流Ａ，Ｂ，ＣおよびＤの０番目の命
令のアドレスを保持していることを示している。以下、
サイクル毎に、動作を説明する。（サイクル１）：命令フェッチ部１００は、命令フェッ
チアドレス１１０，１２０，１３０および１４０から命
令流Ａの命令フェッチアドレス１１０を選択して、命令
アドレス１０に出力し、命令フェッチを行う。読み出さ
れた命令は、命令２０から入力される。このとき、命令
２０には、命令流Ａの０番目から１番目の２命令が読み
出されている。命令バッファ部２００、命令デコード部
３００および命令実行部４００は、本来サイクル１以前
にフェッチされた命令に関わる処理を行っているが、後
の説明によって動作を明らかにするので、ここでは説明
しない。

【００１８】（サイクル２）：命令フェッチ部１００
は、命令流Ｂの命令フェッチアドレス１２０を選択し
て、命令アドレス１０に出力し、命令フェッチを行う。
命令流Ｂの０番目から１番目の２命令が命令２０に読み
出されている。命令バッファ部２００は、サイクル１で
フェッチした命令流Ａの０番目から１番目の命令を命令
バッファ２１０に格納し、命令バッファ２１０から命令
流Ａの０番目の命令を命令デコーダ部３００に出力す
る。命令デコーダ部３００において、命令デコーダ３１
０は、命令３０から命令流Ａの０番目の命令を受け取
り、デコードする。また、命令４０には、有効な命令が
無いという情報が出力され、命令デコーダ３２０は、そ
の情報をデコードする。さらに、資源割当て手段３３０
は、命令デコーダ３１０および３２０の出力を処理す
る。ここでは、演算実行部４００はアイドル状態である
こと、および命令デコーダ３２０の出力は無効命令であ
ることから、命令デコーダ３１０の出力を命令実行手段
４１０に割り付けるように動作する。

【００１９】（サイクル３）：命令フェッチ部１００
は、命令流Ｃの命令フェッチアドレス１３０を選択し
て、命令アドレス１０に出力し、命令フェッチを行う。
命令流Ｃの０番目から１番目の２命令が命令２０に読み
出されている。命令バッファ部２００は、サイクル２で
フェッチした命令流Ｂの０番目から１番目の命令を命令
バッファ２２０に格納し、命令バッファ２１０から命令
流Ａの１番目の命令を命令デコーダ部３００に出力し、
命令バッファ２２０から命令流Ｂの０番目の命令を命令
デコーダ部３００に出力する。命令デコーダ部３００に
おいて、命令デコーダ３１０は、命令３０から命令流Ａ
の１番目の命令を受け取り、デコードし、命令デコーダ
３２０は、命令４０から命令流Ｂの０番目の命令を受け
取り、デコードする。資源割当て手段３３０は、演算実
行部４００の状態と命令デコーダ３１０および３２０の
出力から、命令デコーダ３１０の出力を命令実行手段４
１０に、命令デコーダ３２０の出力を命令実行手段４２
０に割り付けるように動作する。命令実行部４００にお
いては、命令実行手段４１０は、割当てられた命令流Ａ
の０番目の命令を実行する。

【００２０】（サイクル４）：命令フェッチ部１００
は、命令流Ｄの命令フェッチアドレス１４０を選択し
て、命令アドレス１０に出力し、命令フェッチを行う。
命令流Ｄの０番目の命令が命令２０に読み出されてい
る。命令バッファ部２００は、サイクル３でフェッチし
た命令流Ｃの０番目から１番目の命令を命令バッファ２
１０に格納し、命令バッファ２１０から命令流Ｃの０番
目の命令を命令デコーダ部３００に出力し、命令バッフ
ァ２２０から命令流Ｂの１番目の命令を命令デコーダ部
３００に出力する。命令デコーダ部３００において、命
令デコーダ３１０は、命令３０から命令流Ｃの０番目の
命令を受け取り、デコードし、命令デコーダ３２０は、
命令４０から命令流Ｂの１番目の命令を受け取り、デコ
ードする。資源割当て手段３３０は、演算実行部４００
の状態と命令デコーダ３１０および３２０の出力から、
命令デコーダ３１０の出力を命令実行手段４３０に、命
令デコーダ３２０の出力を命令実行手段４２０に割り付
けるように動作する。命令実行部４００においては、命
令実行手段４２０は、割当てられた命令流Ｂの０番目の
命令を、命令実行手段４３０は、割当てられた命令流Ａ
の１番目の命令を実行する。

【００２１】また、命令デコード部３００は、命令バッ
ファ２１０にフェッチ済みの命令流Ａが空になることを
検出すると、命令フェッチアドレスの更新情報を命令フ
ェッチ部１００に通知し、命令フェッチ部１００は命令
フェッチアドレス１１０を命令流Ａの２番目の命令のア
ドレスに更新する。（サイクル５）：命令フェッチ部１００は、命令流Ａの
命令フェッチアドレス１１０を選択して、命令アドレス
１０に出力し、命令フェッチを行う。命令流Ａの２番目
から４番目の３命令が命令２０に読み出されている。命
令バッファ部２００は、サイクル４でフェッチした命令
流Ｄの０番目の命令を命令バッファ２２０に格納し、命
令バッファ２１０から命令流Ｃの１番目の命令を命令デ
コーダ部３００に出力し、命令バッファ２２０から命令
流Ｄの０番目の命令を命令デコーダ部３００に出力す
る。命令デコーダ部３００において、命令デコーダ３１
０は、命令３０から命令流Ｃの１番目の命令を受け取
り、デコードし、命令デコーダ３２０は、命令４０から
命令流Ｄの０番目の命令を受け取り、デコードする。資
源割当て手段３３０は、演算実行部４００の状態と命令
デコーダ３１０および３２０の出力から、命令デコーダ
３１０の出力を命令実行手段４１０に、命令デコーダ３
２０の出力を命令実行手段４２０に割り付けるように動
作する。命令実行部４００においては、命令実行手段４
１０は、割当てられた命令流Ｃの０番目の命令を、命令
実行手段４２０は、割当てられた命令流Ｂの１番目の命
令を、命令実行手段４３０は、サイクル３において割当
てられた命令流Ａの１番目の命令の２サイクル目を実行
する。

【００２２】上記と同様にして、命令デコード部３００
は、命令バッファ２２０にフェッチ済みの命令流Ｂが空
になることを検出すると、命令フェッチアドレスの更新
情報を命令フェッチ部１００に通知し、命令フェッチ部
１００は命令フェッチアドレス１２０を命令流Ｂの２番
目の命令のアドレスに更新する。また、命令フェッチ部
１００は、命令デコード部３００から命令流Ｂのフェッ
チ済の命令が空になり、デコード済の命令サイズを受け
取り、命令フェッチアドレス１２０を命令流Ｂの２番目
の命令のアドレスに更新する。

【００２３】以降、これまでのサイクルと同様に動作す
ることによって、命令流の数より少ない命令バッファ２
１０，２２０および命令デコーダ３１０，３２０を用い
て、複数の命令流の並列実行を実現できる。ここで、こ
れまでの説明では、一度にフェッチされる命令数は２命
令（例えば、（Ａ０，Ａ１），（Ｂ０，Ｂ１），（Ｃ
０，Ｃ１），（Ｄ０，Ｄ１））であった。一度にフェッ
チする命令数を一定にすることは、命令流を構成する命
令が固定長命令のみである場合には、ハードウェアの構
成を複雑にせずに効率良く実現できるが、可変長命令で
ある場合には一般に困難である。

【００２４】一般に、命令によって、その命令長が異な
る可変長命令体系は、プログラムサイズを小さくする効
果があるので、命令メモリの有効利用に向いている。し
かし、可変長命令は、命令を解析しないと命令長がわか
らないので、同一命令流の可変長命令の並列実行におい
ては、特に、同一命令流の可変長命令の並列デコード時
間が問題になる。

【００２５】しかし、複数命令流の可変長命令を１個づ
つ並列に実行する場合には、互いの命令長に関係なく、
命令デコードをすることができるので、並列デコード時
間を小さくできる効果がある。なお、同一命令流の可変
長命令というのは、一つの命令流内の連続する複数の可
変長命令のことであり、複数命令流の可変長命令という
のは、複数の命令流のそれぞれから１命令ずつ選択した
複数の可変長命令のことである。

【００２６】ここで、サイクル４の命令フェッチでは、
命令流Ｄの０番目からの命令フェッチが行われるが、０
番目の命令のみがフェッチされる。したがって、サイク
ル６では、後続の命令流Ａ２のみの命令デコードを行う
ことによって処理可能である。また、サイクル５の命令
フェッチでは、命令流Ａの２番目の命令からの命令フェ
ッチが行われるが、２番目から４番目までの３命令がフ
ェッチされる。したがって、サイクル８まで、命令バッ
ファ２１０を保持して、サイクル６，７，８において、
命令Ａ２，Ａ３，Ａ４をデコードし、サイクル７での命
令流Ｃの命令フェッチは、サイクル８まで延長する処理
を行うことによって処理可能である。

【００２７】したがって、一度にフェッチされる命令数
が一定でなくても、命令流の数より少ない命令バッフ
ァ、命令デコーダを用いて、複数の命令流の並列実行を
実現できる。つまり、複数の可変長命令体系の命令流の
並列実行についても、命令流の数より少ない命令バッフ
ァ、命令デコーダを用いて実現できることになる。以上
のように、本発明の実施の形態によれば、４本の命令流
の命令を順にフェッチし、２本の命令バッファ２１０，
２２０に順に格納し、２本の命令デコーダ３１０，３２
０で２本の命令バッファ２１０，２２０のそれぞれから
１命令ずつをデコードして、演算実行部４００を制御す
ることにより、少ないハードウェア規模で複数の命令流
の並列実行を行うことができる。

【００２８】なお、本発明の実施の形態では、命令フェ
ッチの順序は、全ての命令流を等しく巡回する構成であ
るが、これは本発明を限定するものではない。

【００２９】

【発明の効果】以上説明したように、本発明の情報処理
装置によれば、処理する命令流の数より少い命令バッフ
ァおよび命令デコーダを用いて、複数の命令流の命令を
並列に処理するので、ハードウェアの増加を抑えて多く
の命令流の並列処理を行うことが可能となり、また、命
令サイズ的に有利な可変長命令を用いてもデコード時間
の増加を抑えることが可能であり、半導体上の高速命令
メモリを有効に利用できるので、高速処理が可能とな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における情報処理装
置を構成するデータ処理装置のブロック図である。

【図２】図１に示す本発明の第１の実施の形態による情
報処理装置の動作タイミング図である。

【図３】従来方式の情報処理装置を構成する主要部分の
概略ブロック図である。

【符号の説明】

１００命令フェッチ部１１０〜１４０命令フェッチアドレス２００命令バッファ部２１０，２２０命令バッファ３００命令デコード部３１０，３２０命令デコーダ４００演算実行部４１０，４２０，４３０演算実行手段

Claims

【特許請求の範囲】

【請求項１】Ｎ個（Ｎ＞１）の命令流を時分割多重の
形態で読み出す命令フェッチ部と、命令バッファ部と、
命令デコード部と、演算実行部とを備え、前記命令フェッチ部は、前記Ｎ個の命令流のそれぞれに
対応する命令フェッチアドレスを備え、ひとつの命令流
に対する命令フェッチ動作によって、その命令流の命令
を読み出し、前記命令バッファ部は、Ｍ個（Ｎ＞Ｍ＞１）の命令バッ
ファを備え、前記命令フェッチ部が読み出した命令を前
記Ｍ個の命令バッファ中のひとつを選択して格納し、前
記Ｍ個の命令バッファのそれぞれが保持する命令をそれ
ぞれ前記命令デコード部に出力し、前記命令デコード部は、Ｍ個の命令デコーダと、資源割
当て手段とを備え、前記Ｍ個の命令デコーダは、前記Ｍ
個の命令バッファから供給されるＭ個の命令をそれぞれ
デコードし、前記資源割当て手段は、少くとも前記演算
実行部の状態と前記Ｍ個の命令デコーダが出力するデコ
ードされた命令とを入力し、資源割当て可能なデコード
された命令を前記演算実行部に供給し、前記演算実行部は、複数の演算実行手段を備え、前記命
令デコード部から出力されるデコードされた命令に従っ
て演算を行うことを特徴とする情報処理装置。
【請求項２】命令流が可変長命令で構成されることを
特徴とする請求項１記載の情報処理装置。