JPH05317310A - 受波整相回路及びそれを用いた超音波撮像装置 - Google Patents
受波整相回路及びそれを用いた超音波撮像装置Info
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Abstract
(57)【要約】
【目的】 受波整相回路において、低速のＡ／Ｄ変換器
を用いても多数の超音波受波信号に対して複数方向の受
波ビームを同時に形成することを可能とする。 【構成】 Ａ／Ｄ変換器３からのディジタル信号を入力
して任意に遅延し複数個の遅延信号を出力するディジタ
ル遅延手段４′として、上記Ａ／Ｄ変換器３からのディ
ジタル信号をサンプリング周期の間隔で遅延する第一の
遅延回路１１と、この第一の遅延回路１１からの出力信
号を入力し該出力信号を上記サンプリング周期よりも短
い間隔で遅延し複数個の遅延信号を出力する補間遅延回
路１２とを組み合わせたものである。これにより、上記
ディジタル遅延手段４′の前段のＡ／Ｄ変換器３のサン
プリング周期は遅いものでもよく、低速のＡ／Ｄ変換器
３を用いても複数方向の受波ビームを同時に形成するこ
とができる。
を用いても多数の超音波受波信号に対して複数方向の受
波ビームを同時に形成することを可能とする。 【構成】 Ａ／Ｄ変換器３からのディジタル信号を入力
して任意に遅延し複数個の遅延信号を出力するディジタ
ル遅延手段４′として、上記Ａ／Ｄ変換器３からのディ
ジタル信号をサンプリング周期の間隔で遅延する第一の
遅延回路１１と、この第一の遅延回路１１からの出力信
号を入力し該出力信号を上記サンプリング周期よりも短
い間隔で遅延し複数個の遅延信号を出力する補間遅延回
路１２とを組み合わせたものである。これにより、上記
ディジタル遅延手段４′の前段のＡ／Ｄ変換器３のサン
プリング周期は遅いものでもよく、低速のＡ／Ｄ変換器
３を用いても複数方向の受波ビームを同時に形成するこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は、低速のＡ／Ｄ変換器を
用いても多数の超音波受波信号に対して複数方向の受波
ビームを同時に形成することができる受波整相回路、及
びこの受波整相回路を装置内の受波整相回路として用い
た超音波診断装置又は超音波探傷装置あるいは超音波探
知機（ソナー）等の超音波撮像装置に関する。
用いても多数の超音波受波信号に対して複数方向の受波
ビームを同時に形成することができる受波整相回路、及
びこの受波整相回路を装置内の受波整相回路として用い
た超音波診断装置又は超音波探傷装置あるいは超音波探
知機（ソナー）等の超音波撮像装置に関する。
【０００２】
【従来の技術】最近の超音波撮像装置においては、高速
撮像を行うために、１回の超音波送波及び受波に対して
複数方向の受波ビームを同時に形成するようになってき
た。従来のこの種の技術としては、例えば特開昭59-497
52号公報に記載された超音波診断装置がある。そして、
この超音波診断装置における受波整相回路は、図７に示
すように、超音波送受波手段の配列振動子素子で受信し
た受波信号Ｓ1，Ｓ2，…，Ｓｎを各チャンネル毎に入力
し測定深度に応じて増幅する可変増幅器２と、この可変
増幅器２からの出力信号をディジタル信号に変換するＡ
／Ｄ変換器３と、このＡ／Ｄ変換器３からのディジタル
信号を入力して任意に遅延し複数個の遅延信号Ｄa1，Ｄ
b1を出力するディジタル遅延手段４と、このディジタル
遅延手段４からの複数個の遅延信号Ｄa1，Ｄb1を別々に
入力すると共に各チャンネル毎の遅延信号をそれぞれ入
力して加算する複数個の加算器５ａ，５ｂとを有し、こ
の複数個の加算器５ａ，５ｂで加算した結果により複数
方向の受波ビームＢa，Ｂbを同時に形成するようになっ
ていた。なお、上記ディジタル遅延手段４は、シフトレ
ジスタ６と、並列に設けられた複数個のマルチプレクサ
７ａ，７ｂとから成っていた。また、上記可変増幅器２
と、Ａ／Ｄ変換器３と、ディジタル遅延手段４とから成
る信号遅延ブロックは、上記受波信号Ｓ1〜Ｓｎの各チ
ャンネルに対応して、それぞれのチャンネル毎に８1，
８2，…，８ｎのように設けられている。
撮像を行うために、１回の超音波送波及び受波に対して
複数方向の受波ビームを同時に形成するようになってき
た。従来のこの種の技術としては、例えば特開昭59-497
52号公報に記載された超音波診断装置がある。そして、
この超音波診断装置における受波整相回路は、図７に示
すように、超音波送受波手段の配列振動子素子で受信し
た受波信号Ｓ1，Ｓ2，…，Ｓｎを各チャンネル毎に入力
し測定深度に応じて増幅する可変増幅器２と、この可変
増幅器２からの出力信号をディジタル信号に変換するＡ
／Ｄ変換器３と、このＡ／Ｄ変換器３からのディジタル
信号を入力して任意に遅延し複数個の遅延信号Ｄa1，Ｄ
b1を出力するディジタル遅延手段４と、このディジタル
遅延手段４からの複数個の遅延信号Ｄa1，Ｄb1を別々に
入力すると共に各チャンネル毎の遅延信号をそれぞれ入
力して加算する複数個の加算器５ａ，５ｂとを有し、こ
の複数個の加算器５ａ，５ｂで加算した結果により複数
方向の受波ビームＢa，Ｂbを同時に形成するようになっ
ていた。なお、上記ディジタル遅延手段４は、シフトレ
ジスタ６と、並列に設けられた複数個のマルチプレクサ
７ａ，７ｂとから成っていた。また、上記可変増幅器２
と、Ａ／Ｄ変換器３と、ディジタル遅延手段４とから成
る信号遅延ブロックは、上記受波信号Ｓ1〜Ｓｎの各チ
ャンネルに対応して、それぞれのチャンネル毎に８1，
８2，…，８ｎのように設けられている。
【０００３】このような状態で、受波ビームＢa，Ｂbの
形成に必要な遅延量子化単位を例えば10nsとすると、上
記Ａ／Ｄ変換器３は例えば100ＭHzで受波信号Ｓ1〜Ｓｎ
をサンプリングし、その出力をディジタル遅延手段４内
のシフトレジスタ６へ送る。このシフトレジスタ６の各
タップ出力は、その後段の複数個のマルチプレクサ７
ａ，７ｂに入力し、複数方向の超音波ビームに対応する
遅延タップが選択され、遅延信号Ｄa1，Ｄb1としてそれ
ぞれ出力され、複数個の加算器５ａ，５ｂに入力してそ
れぞれ加算することにより、複数方向の受波ビームＢ
a，Ｂbが形成されていた。
形成に必要な遅延量子化単位を例えば10nsとすると、上
記Ａ／Ｄ変換器３は例えば100ＭHzで受波信号Ｓ1〜Ｓｎ
をサンプリングし、その出力をディジタル遅延手段４内
のシフトレジスタ６へ送る。このシフトレジスタ６の各
タップ出力は、その後段の複数個のマルチプレクサ７
ａ，７ｂに入力し、複数方向の超音波ビームに対応する
遅延タップが選択され、遅延信号Ｄa1，Ｄb1としてそれ
ぞれ出力され、複数個の加算器５ａ，５ｂに入力してそ
れぞれ加算することにより、複数方向の受波ビームＢ
a，Ｂbが形成されていた。
【０００４】
【発明が解決しようとする課題】しかし、このような従
来の受波整相回路１においては、ディジタル遅延手段４
の遅延量子化単位（例えば10ns）にＡ／Ｄ変換器３のサ
ンプリング周期を一致させる必要があるため、上記Ａ／
Ｄ変換器３としては、サンプリング周期が例えば100ＭH
zの高速のものを使用しなければならなかった。そし
て、これに合わせて、高速のシフトレジスタ６及び高速
のマルチプレクサ７ａ，７ｂ並びに高速の加算器５ａ，
５ｂが必要となるものであった。従って、受波整相回路
１の全体として、高速タイプのものとなり、コストが上
昇すると共に消費電力も大きくなるものであった。
来の受波整相回路１においては、ディジタル遅延手段４
の遅延量子化単位（例えば10ns）にＡ／Ｄ変換器３のサ
ンプリング周期を一致させる必要があるため、上記Ａ／
Ｄ変換器３としては、サンプリング周期が例えば100ＭH
zの高速のものを使用しなければならなかった。そし
て、これに合わせて、高速のシフトレジスタ６及び高速
のマルチプレクサ７ａ，７ｂ並びに高速の加算器５ａ，
５ｂが必要となるものであった。従って、受波整相回路
１の全体として、高速タイプのものとなり、コストが上
昇すると共に消費電力も大きくなるものであった。
【０００５】そこで、本発明は、このような問題点に対
処し、低速のＡ／Ｄ変換器を用いても多数の超音波受波
信号に対して複数方向の受波ビームを同時に形成するこ
とができる受波整相回路及びそれを用いた超音波撮像装
置を提供することを目的とする。
処し、低速のＡ／Ｄ変換器を用いても多数の超音波受波
信号に対して複数方向の受波ビームを同時に形成するこ
とができる受波整相回路及びそれを用いた超音波撮像装
置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明による受波整相回路は、超音波送受波手段の
配列振動子素子で受信した受波信号を各チャンネル毎に
入力し測定深度に応じて増幅する可変増幅手段と、この
可変増幅手段からの出力信号をディジタル信号に変換す
るＡ／Ｄ変換器と、このＡ／Ｄ変換器からのディジタル
信号を入力して任意に遅延し複数個の遅延信号を出力す
るディジタル遅延手段と、このディジタル遅延手段から
の複数個の遅延信号を別々に入力すると共に各チャンネ
ル毎の遅延信号をそれぞれ入力して加算する複数個の加
算手段とを有し、この複数個の加算手段で加算した結果
により複数方向の受波ビームを同時に形成する受波整相
回路において、上記ディジタル遅延手段として、上記Ａ
／Ｄ変換器からのディジタル信号をサンプリング周期の
間隔で遅延する第一の遅延手段と、この第一の遅延手段
からの出力信号を入力し該出力信号を上記サンプリング
周期よりも短い間隔で遅延し複数個の遅延信号を出力す
る補間遅延手段とを組み合わせたものである。
に、本発明による受波整相回路は、超音波送受波手段の
配列振動子素子で受信した受波信号を各チャンネル毎に
入力し測定深度に応じて増幅する可変増幅手段と、この
可変増幅手段からの出力信号をディジタル信号に変換す
るＡ／Ｄ変換器と、このＡ／Ｄ変換器からのディジタル
信号を入力して任意に遅延し複数個の遅延信号を出力す
るディジタル遅延手段と、このディジタル遅延手段から
の複数個の遅延信号を別々に入力すると共に各チャンネ
ル毎の遅延信号をそれぞれ入力して加算する複数個の加
算手段とを有し、この複数個の加算手段で加算した結果
により複数方向の受波ビームを同時に形成する受波整相
回路において、上記ディジタル遅延手段として、上記Ａ
／Ｄ変換器からのディジタル信号をサンプリング周期の
間隔で遅延する第一の遅延手段と、この第一の遅延手段
からの出力信号を入力し該出力信号を上記サンプリング
周期よりも短い間隔で遅延し複数個の遅延信号を出力す
る補間遅延手段とを組み合わせたものである。
【０００７】また、上記受波整相回路の関連発明として
の超音波撮像装置は、複数の振動子素子が配列され超音
波を送受波する超音波送受波手段と、この超音波送受波
手段の振動子素子を駆動し超音波を送波する送波手段
と、上記振動子素子で受信した受波信号を増幅する受信
増幅器と、この受信増幅器からの出力信号を入力し受波
信号の振幅及び位相を制御して複数方向の受波ビームを
形成する受波整相回路と、この受波整相回路からの受波
ビームを入力して画像信号を作成する画像処理回路と、
この画像処理回路からの画像信号を取り込んで画像とし
て表示する画像表示部とを備えて成る超音波撮像装置に
おいて、上記受波整相回路として、上記の手段で提供さ
れる受波整相回路を用いたものである。
の超音波撮像装置は、複数の振動子素子が配列され超音
波を送受波する超音波送受波手段と、この超音波送受波
手段の振動子素子を駆動し超音波を送波する送波手段
と、上記振動子素子で受信した受波信号を増幅する受信
増幅器と、この受信増幅器からの出力信号を入力し受波
信号の振幅及び位相を制御して複数方向の受波ビームを
形成する受波整相回路と、この受波整相回路からの受波
ビームを入力して画像信号を作成する画像処理回路と、
この画像処理回路からの画像信号を取り込んで画像とし
て表示する画像表示部とを備えて成る超音波撮像装置に
おいて、上記受波整相回路として、上記の手段で提供さ
れる受波整相回路を用いたものである。
【０００８】
【作用】上記のように構成された受波整相回路は、ディ
ジタル遅延手段内に設けられた第一の遅延手段によりＡ
／Ｄ変換器からのディジタル信号をサンプリング周期の
間隔で遅延すると共に、補間遅延手段で上記第一の遅延
手段からの出力信号を入力し該出力信号を上記サンプリ
ング周期よりも短い間隔で遅延して複数個の遅延信号を
出力するように動作する。これにより、上記ディジタル
遅延手段の出力側に設けられた補間遅延手段における遅
延量子化単位を、最終的に超音波ビームの形成に必要な
量（例えば10ns）とすればよいので、その前段における
第一の遅延手段ではそれよりも長い単位の遅延（例えば
40ns）を行えばよい。従って、この第一の遅延手段の遅
延単位に合わせて、その前段のＡ／Ｄ変換器のサンプリ
ング周期も遅いものでよい。このことから、低速のＡ／
Ｄ変換器及び低速の第一の遅延手段により受波整相回路
を構成することができる。
ジタル遅延手段内に設けられた第一の遅延手段によりＡ
／Ｄ変換器からのディジタル信号をサンプリング周期の
間隔で遅延すると共に、補間遅延手段で上記第一の遅延
手段からの出力信号を入力し該出力信号を上記サンプリ
ング周期よりも短い間隔で遅延して複数個の遅延信号を
出力するように動作する。これにより、上記ディジタル
遅延手段の出力側に設けられた補間遅延手段における遅
延量子化単位を、最終的に超音波ビームの形成に必要な
量（例えば10ns）とすればよいので、その前段における
第一の遅延手段ではそれよりも長い単位の遅延（例えば
40ns）を行えばよい。従って、この第一の遅延手段の遅
延単位に合わせて、その前段のＡ／Ｄ変換器のサンプリ
ング周期も遅いものでよい。このことから、低速のＡ／
Ｄ変換器及び低速の第一の遅延手段により受波整相回路
を構成することができる。
【０００９】また、上記のように構成された超音波撮像
装置は、その受波整相回路として、低速のＡ／Ｄ変換器
及び低速のディジタル遅延手段で構成されたものを用い
ることにより、低価格で消費電力の少ない超音波撮像装
置を実現することができる。
装置は、その受波整相回路として、低速のＡ／Ｄ変換器
及び低速のディジタル遅延手段で構成されたものを用い
ることにより、低価格で消費電力の少ない超音波撮像装
置を実現することができる。
【００１０】
【実施例】以下、本発明の実施例を添付図面に基づいて
詳細に説明する。図１は本発明による受波整相回路１０
の実施例を示すブロック図である。この受波整相回路１
０は、１回の超音波送波及び受波に対して複数方向の受
波ビームを同時に形成するもので、図に示すように、受
波信号Ｓ1，Ｓ2，…，Ｓｎの各チャンネル毎に設けられ
た可変増幅器２と、Ａ／Ｄ変換器３と、ディジタル遅延
手段４′と、例えば２個の加算器５ａ，５ｂとを有して
成る。
詳細に説明する。図１は本発明による受波整相回路１０
の実施例を示すブロック図である。この受波整相回路１
０は、１回の超音波送波及び受波に対して複数方向の受
波ビームを同時に形成するもので、図に示すように、受
波信号Ｓ1，Ｓ2，…，Ｓｎの各チャンネル毎に設けられ
た可変増幅器２と、Ａ／Ｄ変換器３と、ディジタル遅延
手段４′と、例えば２個の加算器５ａ，５ｂとを有して
成る。
【００１１】上記可変増幅器２は、図示外の探触子など
の超音波送受波手段の配列振動子素子で受信した受波信
号Ｓ1〜Ｓｎを１〜ｎの各チャンネル毎に入力し、測定
深度に応じて増幅する可変増幅手段となるもので、例え
ばタイムゲインコントロール・アンプから成る。Ａ／Ｄ
変換器３は、上記可変増幅器２から出力された信号を入
力してディジタル信号に変換するもので、例えば各チャ
ンネルの受波信号Ｓ1〜Ｓｎの信号帯域の２倍以上でサ
ンプリングするようになっている。そして、ディジタル
遅延手段４′は、上記Ａ／Ｄ変換器３から出力されたデ
ィジタル信号を入力して任意に遅延し、複数個例えば２
個の遅延信号Ｄa1，Ｄb1を出力するものである。
の超音波送受波手段の配列振動子素子で受信した受波信
号Ｓ1〜Ｓｎを１〜ｎの各チャンネル毎に入力し、測定
深度に応じて増幅する可変増幅手段となるもので、例え
ばタイムゲインコントロール・アンプから成る。Ａ／Ｄ
変換器３は、上記可変増幅器２から出力された信号を入
力してディジタル信号に変換するもので、例えば各チャ
ンネルの受波信号Ｓ1〜Ｓｎの信号帯域の２倍以上でサ
ンプリングするようになっている。そして、ディジタル
遅延手段４′は、上記Ａ／Ｄ変換器３から出力されたデ
ィジタル信号を入力して任意に遅延し、複数個例えば２
個の遅延信号Ｄa1，Ｄb1を出力するものである。
【００１２】また、２個の加算器５ａ，５ｂは、上記デ
ィジタル遅延手段４′から出力される２個の遅延信号Ｄ
a1，Ｄb1を別々に入力すると共に、２〜ｎの各チャンネ
ル毎の遅延信号Ｄa2，Ｄb2；…；Ｄan，Ｄbnをそれぞれ
の系列で入力して加算するもので、それぞれの加算器５
ａ，５ｂの加算結果として例えば２方向の受波ビームＢ
a，Ｂbが同時に形成されるようになっている。なお、上
記可変増幅器２と、Ａ／Ｄ変換器３と、ディジタル遅延
手段４′とから成る信号遅延ブロックは、上記受波信号
Ｓ1〜Ｓｎの各チャンネルに対応して、それぞれのチャ
ンネル毎に８1，８2，…，８ｎのように設けられてい
る。
ィジタル遅延手段４′から出力される２個の遅延信号Ｄ
a1，Ｄb1を別々に入力すると共に、２〜ｎの各チャンネ
ル毎の遅延信号Ｄa2，Ｄb2；…；Ｄan，Ｄbnをそれぞれ
の系列で入力して加算するもので、それぞれの加算器５
ａ，５ｂの加算結果として例えば２方向の受波ビームＢ
a，Ｂbが同時に形成されるようになっている。なお、上
記可変増幅器２と、Ａ／Ｄ変換器３と、ディジタル遅延
手段４′とから成る信号遅延ブロックは、上記受波信号
Ｓ1〜Ｓｎの各チャンネルに対応して、それぞれのチャ
ンネル毎に８1，８2，…，８ｎのように設けられてい
る。
【００１３】ここで、本発明においては、上記ディジタ
ル遅延手段４′は、上記Ａ／Ｄ変換器３からのディジタ
ル信号をサンプリング周期の間隔で遅延する第一の遅延
回路１１と、この第一の遅延回路１１からの出力信号を
入力し該出力信号をサンプリング周期よりも短い間隔で
遅延し複数個の遅延信号Ｄa1，Ｄb1を出力する補間遅延
回路１２とを組み合わせて成る。上記第一の遅延回路１
１は、例えばシフトレジスタ又はＲＡＭなどから成り、
信号収集のサンプリング周期Ｔの単位で遅延を行う手段
となるもので、Ａ／Ｄ変換器３から入力する受波信号の
書込みと読出しの間の時間差によって上記遅延を実現す
るようになっている。また、上記補間遅延回路１２は、
上記第一の遅延回路１１によりやや長い単位の遅延時間
で第一段階の遅延が行われた出力信号を入力し、この出
力信号についてサンプリング周期Ｔよりも短い間隔で遅
延して複数個の遅延信号Ｄa1，Ｄb1を得る手段となるも
ので、最終的に例えば２方向の受波ビームＢa，Ｂbの形
成に必要な遅延量子化単位で第二段階の遅延を行うよう
になっている。
ル遅延手段４′は、上記Ａ／Ｄ変換器３からのディジタ
ル信号をサンプリング周期の間隔で遅延する第一の遅延
回路１１と、この第一の遅延回路１１からの出力信号を
入力し該出力信号をサンプリング周期よりも短い間隔で
遅延し複数個の遅延信号Ｄa1，Ｄb1を出力する補間遅延
回路１２とを組み合わせて成る。上記第一の遅延回路１
１は、例えばシフトレジスタ又はＲＡＭなどから成り、
信号収集のサンプリング周期Ｔの単位で遅延を行う手段
となるもので、Ａ／Ｄ変換器３から入力する受波信号の
書込みと読出しの間の時間差によって上記遅延を実現す
るようになっている。また、上記補間遅延回路１２は、
上記第一の遅延回路１１によりやや長い単位の遅延時間
で第一段階の遅延が行われた出力信号を入力し、この出
力信号についてサンプリング周期Ｔよりも短い間隔で遅
延して複数個の遅延信号Ｄa1，Ｄb1を得る手段となるも
ので、最終的に例えば２方向の受波ビームＢa，Ｂbの形
成に必要な遅延量子化単位で第二段階の遅延を行うよう
になっている。
【００１４】そして、上記補間遅延回路１２の内部の回
路構成は、例えば図２に示すように、第一の遅延回路１
１から出力されて入力した信号についてサンプリング周
期Ｔの単位でシフトするｍ段のシフトレジスタ１３1，
１３2，…，１３ｍと、上記サンプリング周期Ｔ以下の
補間遅延を行うための係数Ａ0，Ａ1，…，Ａm；Ｂ0，Ｂ
1，…，Ｂmを記憶した係数メモリ１４と、上記ｍ段のシ
フトレジスタ１３1〜１３ｍの出力に対し２方向の受波
ビームに対応して上記係数メモリ１４から読み出した係
数Ａ0〜Ａm，Ｂ0〜Ｂmを掛ける複数のディジタル掛算器
１５ａ0，１５ｂ0，…，１５ａm，１５ｂmと、これらの
ディジタル掛算器１５ａ0〜１５ａm，１５ｂ0〜１５ｂm
の系列ごとにその乗算結果をそれぞれ加算する加算器１
６ａ，１６ｂと、この一方の加算器１６ｂからの出力信
号に対してサンプリング周期Ｔの単位の遅延時間差を加
える他のシフトレジスタ１７とから成る。
路構成は、例えば図２に示すように、第一の遅延回路１
１から出力されて入力した信号についてサンプリング周
期Ｔの単位でシフトするｍ段のシフトレジスタ１３1，
１３2，…，１３ｍと、上記サンプリング周期Ｔ以下の
補間遅延を行うための係数Ａ0，Ａ1，…，Ａm；Ｂ0，Ｂ
1，…，Ｂmを記憶した係数メモリ１４と、上記ｍ段のシ
フトレジスタ１３1〜１３ｍの出力に対し２方向の受波
ビームに対応して上記係数メモリ１４から読み出した係
数Ａ0〜Ａm，Ｂ0〜Ｂmを掛ける複数のディジタル掛算器
１５ａ0，１５ｂ0，…，１５ａm，１５ｂmと、これらの
ディジタル掛算器１５ａ0〜１５ａm，１５ｂ0〜１５ｂm
の系列ごとにその乗算結果をそれぞれ加算する加算器１
６ａ，１６ｂと、この一方の加算器１６ｂからの出力信
号に対してサンプリング周期Ｔの単位の遅延時間差を加
える他のシフトレジスタ１７とから成る。
【００１５】次に、このように構成された受波整相回路
１０の動作について説明する。まず、図示外の超音波送
受波手段の配列振動子素子で受信した受波信号Ｓ1〜Ｓ
ｎは、各チャンネル毎に信号遅延ブロック８1，８2，
…，８ｎの可変増幅器２へ入力する。以下、図１におい
て第１チャンネルの信号について説明する。次に、上記
受波信号Ｓ1は、その測定深度に応じて可変増幅器２で
増幅された後、Ａ／Ｄ変換器３へ入力される。このＡ／
Ｄ変換器３では、そのＡ／Ｄ変換速度を受波信号の信号
帯域の２倍まで下げて例えば25ＭHzでサンプリングした
後、次のディジタル遅延手段４′の第一の遅延回路１１
にディジタル化した受波信号を送出する。この第一の遅
延回路１１では、上記Ａ／Ｄ変換器３のサンプリング周
期Ｔ（25ＭHz）に合わせてそれと同等の遅延単位である
例えば40nsで遅延を行う。
１０の動作について説明する。まず、図示外の超音波送
受波手段の配列振動子素子で受信した受波信号Ｓ1〜Ｓ
ｎは、各チャンネル毎に信号遅延ブロック８1，８2，
…，８ｎの可変増幅器２へ入力する。以下、図１におい
て第１チャンネルの信号について説明する。次に、上記
受波信号Ｓ1は、その測定深度に応じて可変増幅器２で
増幅された後、Ａ／Ｄ変換器３へ入力される。このＡ／
Ｄ変換器３では、そのＡ／Ｄ変換速度を受波信号の信号
帯域の２倍まで下げて例えば25ＭHzでサンプリングした
後、次のディジタル遅延手段４′の第一の遅延回路１１
にディジタル化した受波信号を送出する。この第一の遅
延回路１１では、上記Ａ／Ｄ変換器３のサンプリング周
期Ｔ（25ＭHz）に合わせてそれと同等の遅延単位である
例えば40nsで遅延を行う。
【００１６】次に、上記第一の遅延回路１１からの出力
信号は、図２において、補間遅延回路１２のｍ段のシフ
トレジスタ１３1〜１３ｍに順次入力され、サンプリン
グ周期Ｔ単位でシフトされる。このとき、各シフト段１
３1，１３2，…，１３ｍの出力は、最終的な複数方向
（例えば２方向）の受波ビームＢa，Ｂbに対応した２個
ずつの掛算器１５ａ0〜１５ａm，１５ｂ0〜１５ｂmにそ
れぞれ入力され、サンプリング周期25ＭHzより小さい補
間遅延を行うために係数メモリ１４から読み出した係数
Ａ0〜Ａm，Ｂ0〜Ｂmをそれぞれ掛け算する。そして、そ
れらの乗算結果を２方向の受波ビームに対応した加算器
１６ａ，１６ｂでそれぞれ加算することにより、必要な
遅延量子化単位（例えば10ns）とされた補間遅延データ
が出力される。ここで、上記係数メモリ１４に格納され
た補間遅延係数としては、サンプリング定理で公知のＳ
ＩＮＣ関数を用いればよい。このようにして、補間遅延
回路１２から２方向の受波ビームに対応した遅延信号Ｄ
a1，Ｄb1が出力される。なお、上記二つの遅延信号Ｄ
a1，Ｄb1の遅延時間差がサンプリング周期Ｔを超える場
合は、一方の加算器１６ｂの後段に設けられた他のシフ
トレジスタ１７によって、サンプリング周期Ｔ単位の遅
延時間差を加えることにより、上記二つの遅延信号Ｄ
a1，Ｄb1を同時に得ることができる。
信号は、図２において、補間遅延回路１２のｍ段のシフ
トレジスタ１３1〜１３ｍに順次入力され、サンプリン
グ周期Ｔ単位でシフトされる。このとき、各シフト段１
３1，１３2，…，１３ｍの出力は、最終的な複数方向
（例えば２方向）の受波ビームＢa，Ｂbに対応した２個
ずつの掛算器１５ａ0〜１５ａm，１５ｂ0〜１５ｂmにそ
れぞれ入力され、サンプリング周期25ＭHzより小さい補
間遅延を行うために係数メモリ１４から読み出した係数
Ａ0〜Ａm，Ｂ0〜Ｂmをそれぞれ掛け算する。そして、そ
れらの乗算結果を２方向の受波ビームに対応した加算器
１６ａ，１６ｂでそれぞれ加算することにより、必要な
遅延量子化単位（例えば10ns）とされた補間遅延データ
が出力される。ここで、上記係数メモリ１４に格納され
た補間遅延係数としては、サンプリング定理で公知のＳ
ＩＮＣ関数を用いればよい。このようにして、補間遅延
回路１２から２方向の受波ビームに対応した遅延信号Ｄ
a1，Ｄb1が出力される。なお、上記二つの遅延信号Ｄ
a1，Ｄb1の遅延時間差がサンプリング周期Ｔを超える場
合は、一方の加算器１６ｂの後段に設けられた他のシフ
トレジスタ１７によって、サンプリング周期Ｔ単位の遅
延時間差を加えることにより、上記二つの遅延信号Ｄ
a1，Ｄb1を同時に得ることができる。
【００１７】その後、上記出力された二つの遅延信号Ｄ
a1，Ｄb1は、図１において二つの加算器５ａ，５ｂにそ
れぞれ入力する。以上の動作と全く同様にして、２〜ｎ
の各チャンネル毎の遅延信号Ｄa2，Ｄb2；…；Ｄan，Ｄ
bnが順次出力されて、上記二つの加算器５ａ，５ｂにそ
れぞれの系列で入力する。そして、各々の加算器５ａ，
５ｂは、各系列の遅延信号Ｄa1，Ｄa2，…，Ｄan；Ｄ
b1，Ｄb2，…，Ｄbnをそれぞれ加算し、これらの加算結
果として２方向の受波ビームＢa，Ｂbが同時に形成され
る。
a1，Ｄb1は、図１において二つの加算器５ａ，５ｂにそ
れぞれ入力する。以上の動作と全く同様にして、２〜ｎ
の各チャンネル毎の遅延信号Ｄa2，Ｄb2；…；Ｄan，Ｄ
bnが順次出力されて、上記二つの加算器５ａ，５ｂにそ
れぞれの系列で入力する。そして、各々の加算器５ａ，
５ｂは、各系列の遅延信号Ｄa1，Ｄa2，…，Ｄan；Ｄ
b1，Ｄb2，…，Ｄbnをそれぞれ加算し、これらの加算結
果として２方向の受波ビームＢa，Ｂbが同時に形成され
る。
【００１８】図３は、前記補間遅延回路１２内に設けら
れたシフトレジスタ１３1〜１３ｍの段数による最終的
な受波ビームＢa，Ｂbのパターンについてシミュレーシ
ョンした結果の一例を示すグラフである。図３の各図に
おいて、破線のカーブは、上記シフトレジスタ１３1〜
１３ｍの段数が無限大の場合で理想的なビームパターン
を示し、実線のカーブは、ある段数のシフトレジスタ１
３1〜１３ｍによって補間遅延した場合のビームパター
ンを示している。そして、図３（ａ）の実線はシフトレ
ジスタが１段（ｍ＝１）の場合の例であり、図２におい
てシフトレジスタ１３1で受波信号の２サンプルからの
補間遅延によって得たビームパターンＰ1を示してお
り、破線で示す理想的なビームパターンＰに比べてＳ／
Ｎ比の劣化が大きいことがわかる。また、図３（ｂ）の
実線はシフトレジスタが３段（ｍ＝３）の場合の例であ
り、図２においてシフトレジスタ１３1，１３2，１３3
で受波信号の４サンプルからの補間遅延によって得たビ
ームパターンＰ3を示しており、理想的なビームパター
ンＰにかなり近づいてＳ／Ｎ比が改善されていることが
わかる。さらに、図３（ｃ）の実線はシフトレジスタが
５段（ｍ＝５）の場合の例であり、図２においてシフト
レジスタ１３1，１３2，…，１３5で受波信号の６サン
プルからの補間遅延によって得たビームパターンＰ5を
示しており、理想的なビームパターンＰにほとんど一致
した状態となりＳ／Ｎ比が向上していることがわかる。
従って、このシミュレーションの結果から、図２に示す
補間遅延回路１２内のシフトレジスタ１３1〜１３ｍの
段数は、３段以上は必要であり、回路規模の制約上から
３〜７段ぐらいが適当と思われる。
れたシフトレジスタ１３1〜１３ｍの段数による最終的
な受波ビームＢa，Ｂbのパターンについてシミュレーシ
ョンした結果の一例を示すグラフである。図３の各図に
おいて、破線のカーブは、上記シフトレジスタ１３1〜
１３ｍの段数が無限大の場合で理想的なビームパターン
を示し、実線のカーブは、ある段数のシフトレジスタ１
３1〜１３ｍによって補間遅延した場合のビームパター
ンを示している。そして、図３（ａ）の実線はシフトレ
ジスタが１段（ｍ＝１）の場合の例であり、図２におい
てシフトレジスタ１３1で受波信号の２サンプルからの
補間遅延によって得たビームパターンＰ1を示してお
り、破線で示す理想的なビームパターンＰに比べてＳ／
Ｎ比の劣化が大きいことがわかる。また、図３（ｂ）の
実線はシフトレジスタが３段（ｍ＝３）の場合の例であ
り、図２においてシフトレジスタ１３1，１３2，１３3
で受波信号の４サンプルからの補間遅延によって得たビ
ームパターンＰ3を示しており、理想的なビームパター
ンＰにかなり近づいてＳ／Ｎ比が改善されていることが
わかる。さらに、図３（ｃ）の実線はシフトレジスタが
５段（ｍ＝５）の場合の例であり、図２においてシフト
レジスタ１３1，１３2，…，１３5で受波信号の６サン
プルからの補間遅延によって得たビームパターンＰ5を
示しており、理想的なビームパターンＰにほとんど一致
した状態となりＳ／Ｎ比が向上していることがわかる。
従って、このシミュレーションの結果から、図２に示す
補間遅延回路１２内のシフトレジスタ１３1〜１３ｍの
段数は、３段以上は必要であり、回路規模の制約上から
３〜７段ぐらいが適当と思われる。
【００１９】図４は本発明による受波整相回路の他の実
施例を示すブロック図である。この実施例は、受波信号
Ｓ1〜Ｓｎの各チャンネル毎に設けられた信号遅延ブロ
ック８1，…，８ｎにおいて、第一の遅延回路１１の後
段に図７に示すと同様のマルチプレクサ７ａ，７ｂを並
列に設けると共に、一方のマルチプレクサ７ｂの入力側
には図２に示すと同様のシフトレジスタ１７を設けたも
のである。また、上記各信号遅延ブロック８1〜８ｎの
後段には、２方向の受波ビームＢa，Ｂbの系列に対応し
て第一の加算器１８ａ1〜１８ａi及び１８ｂ1〜１８ｂi
が設けられると共に、これらの後段に各受波ビームＢ
a，Ｂbに対応する補間遅延回路１２ａ2〜１２ａi及び１
２ｂ2〜１２ｂiが設けられており、これらの２系列の補
間遅延回路１２ａ2〜１２ａi及び１２ｂ2〜１２ｂiから
図１に示すと同様の２個の加算器５ａ，５ｂに出力信号
が送出されるようになっている。
施例を示すブロック図である。この実施例は、受波信号
Ｓ1〜Ｓｎの各チャンネル毎に設けられた信号遅延ブロ
ック８1，…，８ｎにおいて、第一の遅延回路１１の後
段に図７に示すと同様のマルチプレクサ７ａ，７ｂを並
列に設けると共に、一方のマルチプレクサ７ｂの入力側
には図２に示すと同様のシフトレジスタ１７を設けたも
のである。また、上記各信号遅延ブロック８1〜８ｎの
後段には、２方向の受波ビームＢa，Ｂbの系列に対応し
て第一の加算器１８ａ1〜１８ａi及び１８ｂ1〜１８ｂi
が設けられると共に、これらの後段に各受波ビームＢ
a，Ｂbに対応する補間遅延回路１２ａ2〜１２ａi及び１
２ｂ2〜１２ｂiが設けられており、これらの２系列の補
間遅延回路１２ａ2〜１２ａi及び１２ｂ2〜１２ｂiから
図１に示すと同様の２個の加算器５ａ，５ｂに出力信号
が送出されるようになっている。
【００２０】なお、上記補間遅延回路１２ａ2〜１２ａi
及び１２ｂ2〜１２ｂiの内部構成は、例えば図５に示す
ように、第一の加算器１８ａ2から出力されて入力した
信号についてサンプリング周期Ｔより短い単位でシフト
するｍ段のシフトレジスタ１３1〜１３ｍと、上記サン
プリング周期Ｔ以下の補間遅延を行うための係数Ｃ0，
Ｃ1，…，Ｃｍを記憶した係数メモリ１４′と、上記ｍ
段のシフトレジスタ１３1〜１３ｍの出力に対し当該系
列の受波ビームに対応して上記係数メモリ１４′から読
み出した係数Ｃ0〜Ｃｍを掛ける複数のディジタル掛算
器１５0〜１５ｍと、その乗算結果を入力して加算する
加算器１６とから成る。
及び１２ｂ2〜１２ｂiの内部構成は、例えば図５に示す
ように、第一の加算器１８ａ2から出力されて入力した
信号についてサンプリング周期Ｔより短い単位でシフト
するｍ段のシフトレジスタ１３1〜１３ｍと、上記サン
プリング周期Ｔ以下の補間遅延を行うための係数Ｃ0，
Ｃ1，…，Ｃｍを記憶した係数メモリ１４′と、上記ｍ
段のシフトレジスタ１３1〜１３ｍの出力に対し当該系
列の受波ビームに対応して上記係数メモリ１４′から読
み出した係数Ｃ0〜Ｃｍを掛ける複数のディジタル掛算
器１５0〜１５ｍと、その乗算結果を入力して加算する
加算器１６とから成る。
【００２１】このように構成された受波整相回路１０′
においては、第一の遅延回路１１の出力を、受波信号の
サンプリング周期Ｔより短い間隔で遅延するのに対応し
て出力選択するために、マルチプレクサ７ａ，７ｂに入
力させて切り換える。この選択切り換えられたマルチプ
レクサ７ａ，７ｂの出力は、それぞれ第一の加算器１８
ａ1〜１８ａi及び１８ｂ1〜１８ｂiに入力し、これらに
よって複数方向の受波ビームについて短い遅延単位ごと
に加算される。例えば、補間遅延回路１２ａ2〜１２ａ
i，１２ｂ2〜１２ｂiにおける遅延量子化単位を10nsと
し、第一の加算器１８ａi，１８ｂiが４個ずつあるとす
ると、１番目の加算器１８ａ1，１８ｂ1は遅延が０nsで
ある受信チャンネルを、２番目の加算器１８ａ2，１８
ｂ2は遅延が10nsである受信チャンネルを、…、４番目
の加算器１８ａi，１８ｂiは遅延が30nsである受信チャ
ンネルをそれぞれ加算する。このとき、前記マルチプレ
クサ７ａ，７ｂでは、第一の遅延回路１１から入力する
信号を４個に分割することとなる。従って、上記第一の
遅延回路１１から入力する信号は、10ns×４＝40nsの遅
延単位の信号でよいこととなる。このことから、その前
段のＡ／Ｄ変換器３のサンプリング周期は例えば25ＭHz
と遅いものでよい。
においては、第一の遅延回路１１の出力を、受波信号の
サンプリング周期Ｔより短い間隔で遅延するのに対応し
て出力選択するために、マルチプレクサ７ａ，７ｂに入
力させて切り換える。この選択切り換えられたマルチプ
レクサ７ａ，７ｂの出力は、それぞれ第一の加算器１８
ａ1〜１８ａi及び１８ｂ1〜１８ｂiに入力し、これらに
よって複数方向の受波ビームについて短い遅延単位ごと
に加算される。例えば、補間遅延回路１２ａ2〜１２ａ
i，１２ｂ2〜１２ｂiにおける遅延量子化単位を10nsと
し、第一の加算器１８ａi，１８ｂiが４個ずつあるとす
ると、１番目の加算器１８ａ1，１８ｂ1は遅延が０nsで
ある受信チャンネルを、２番目の加算器１８ａ2，１８
ｂ2は遅延が10nsである受信チャンネルを、…、４番目
の加算器１８ａi，１８ｂiは遅延が30nsである受信チャ
ンネルをそれぞれ加算する。このとき、前記マルチプレ
クサ７ａ，７ｂでは、第一の遅延回路１１から入力する
信号を４個に分割することとなる。従って、上記第一の
遅延回路１１から入力する信号は、10ns×４＝40nsの遅
延単位の信号でよいこととなる。このことから、その前
段のＡ／Ｄ変換器３のサンプリング周期は例えば25ＭHz
と遅いものでよい。
【００２２】上記第一の加算器１８ａ1〜１８ａi及び１
８ｂ1〜１８ｂiで加算された出力信号は、各系列の補間
遅延回路１２ａ2〜１２ａi，１２ｂ2〜１２ｂiに入力し
て遅延量子化単位の10nsで遅延が行われる。その後、二
つの加算器５ａ，５ｂにそれぞれの系列ごとに入力して
整相加算され、これらの加算結果として２方向の受波ビ
ームＢa，Ｂbが同時に形成される。この場合は、一般
に、受波信号Ｓ1〜Ｓｎのチャンネル数ｎに対して、サ
ンプリング周期Ｔ以下の遅延量子化の数ｉが小さいこと
から、図４に示すように、補間遅延回路１２ａi，１２
ｂiの個数を減少させることができる。さらに、図５か
ら明らかなように、その内部のディジタル掛算器１５0
〜１５ｍの数を図２の場合に比べて減少させることがで
きる。
８ｂ1〜１８ｂiで加算された出力信号は、各系列の補間
遅延回路１２ａ2〜１２ａi，１２ｂ2〜１２ｂiに入力し
て遅延量子化単位の10nsで遅延が行われる。その後、二
つの加算器５ａ，５ｂにそれぞれの系列ごとに入力して
整相加算され、これらの加算結果として２方向の受波ビ
ームＢa，Ｂbが同時に形成される。この場合は、一般
に、受波信号Ｓ1〜Ｓｎのチャンネル数ｎに対して、サ
ンプリング周期Ｔ以下の遅延量子化の数ｉが小さいこと
から、図４に示すように、補間遅延回路１２ａi，１２
ｂiの個数を減少させることができる。さらに、図５か
ら明らかなように、その内部のディジタル掛算器１５0
〜１５ｍの数を図２の場合に比べて減少させることがで
きる。
【００２３】なお、図１及び図４の実施例においては、
受波ビームを２方向（Ｂa，Ｂb）だけ形成するものとし
て説明したが、本発明はこれに限らず、３方向以上の複
数の受波ビームを形成する場合にも同様に適用できる。
受波ビームを２方向（Ｂa，Ｂb）だけ形成するものとし
て説明したが、本発明はこれに限らず、３方向以上の複
数の受波ビームを形成する場合にも同様に適用できる。
【００２４】図６は図１に示す受波整相回路１０の関連
発明としての超音波撮像装置の実施例を示すブロック図
である。この超音波撮像装置は、例えば超音波を利用し
て被検体の診断部位について断層像を構成し表示する超
音波診断装置であり、例えば電子走査型とされており、
短冊状に形成された複数の振動子素子が配列され超音波
を送受波する探触子などの超音波送受波手段２０と、こ
の超音波送受波手段２０の各振動子素子のうち一群の振
動子素子のみを順次選択して切り換え口径移動させるス
イッチ群２１と、上記超音波送受波手段２０の振動子素
子を駆動し超音波を送波する送波手段２２と、上記振動
子素子で受信した受波信号を増幅する受信増幅器２３
と、この受信増幅器２３からの出力信号を入力し受波信
号の振幅及び位相を制御して複数方向の受波ビームを形
成する受波整相回路２４と、この受波整相回路２４から
の受波ビームを入力して画像信号を作成する画像処理回
路２５と、この画像処理回路２５からの画像信号を取り
込んで画像として表示する画像表示部２６とを備えて成
る。なお、図６において、符号２７は上記の各構成要素
の動作を制御するＣＰＵ（中央処理装置）などの制御回
路を示している。
発明としての超音波撮像装置の実施例を示すブロック図
である。この超音波撮像装置は、例えば超音波を利用し
て被検体の診断部位について断層像を構成し表示する超
音波診断装置であり、例えば電子走査型とされており、
短冊状に形成された複数の振動子素子が配列され超音波
を送受波する探触子などの超音波送受波手段２０と、こ
の超音波送受波手段２０の各振動子素子のうち一群の振
動子素子のみを順次選択して切り換え口径移動させるス
イッチ群２１と、上記超音波送受波手段２０の振動子素
子を駆動し超音波を送波する送波手段２２と、上記振動
子素子で受信した受波信号を増幅する受信増幅器２３
と、この受信増幅器２３からの出力信号を入力し受波信
号の振幅及び位相を制御して複数方向の受波ビームを形
成する受波整相回路２４と、この受波整相回路２４から
の受波ビームを入力して画像信号を作成する画像処理回
路２５と、この画像処理回路２５からの画像信号を取り
込んで画像として表示する画像表示部２６とを備えて成
る。なお、図６において、符号２７は上記の各構成要素
の動作を制御するＣＰＵ（中央処理装置）などの制御回
路を示している。
【００２５】ここで、本発明においては、上記受波整相
回路２４として、図１に示す受波整相回路１０又は図４
に示す受波整相回路１０′が用いられている。これによ
り、低速のＡ／Ｄ変換器及び低速のディジタル遅延手段
で構成された受波整相回路１０又は１０′を適用するこ
とによって、低価格で消費電力の少ない超音波診断装置
を実現することができる。なお、図６は医療用の超音波
診断装置を一例として示したが、これに限らず、超音波
探傷装置あるいは超音波探知機（ソナー）等の他の超音
波撮像装置にも適用できる。
回路２４として、図１に示す受波整相回路１０又は図４
に示す受波整相回路１０′が用いられている。これによ
り、低速のＡ／Ｄ変換器及び低速のディジタル遅延手段
で構成された受波整相回路１０又は１０′を適用するこ
とによって、低価格で消費電力の少ない超音波診断装置
を実現することができる。なお、図６は医療用の超音波
診断装置を一例として示したが、これに限らず、超音波
探傷装置あるいは超音波探知機（ソナー）等の他の超音
波撮像装置にも適用できる。
【００２６】
【発明の効果】本発明による受波整相回路（図１参照）
は以上のように構成されたので、ディジタル遅延手段内
に設けられた第一の遅延手段によりＡ／Ｄ変換器からの
ディジタル信号をサンプリング周期の間隔で遅延すると
共に、補間遅延手段で上記第一の遅延手段からの出力信
号を入力し該出力信号を上記サンプリング周期よりも短
い間隔で遅延して複数個の遅延信号を出力することがで
きる。これにより、上記ディジタル遅延手段の出力側に
設けられた補間遅延手段における遅延量子化単位を、最
終的に超音波ビームの形成に必要な量（例えば10ns）と
すればよいので、その前段における第一の遅延手段では
それよりも長い単位の遅延（例えば40ns）を行えばよ
い。従って、この第一の遅延手段の遅延単位に合わせ
て、その前段のＡ／Ｄ変換器のサンプリング周期も遅い
ものとすることができる。このことから、低速のＡ／Ｄ
変換器及び低速の第一の遅延手段により受波整相回路を
構成することができ、コスト低下及び低消費電力化を図
ることができる。
は以上のように構成されたので、ディジタル遅延手段内
に設けられた第一の遅延手段によりＡ／Ｄ変換器からの
ディジタル信号をサンプリング周期の間隔で遅延すると
共に、補間遅延手段で上記第一の遅延手段からの出力信
号を入力し該出力信号を上記サンプリング周期よりも短
い間隔で遅延して複数個の遅延信号を出力することがで
きる。これにより、上記ディジタル遅延手段の出力側に
設けられた補間遅延手段における遅延量子化単位を、最
終的に超音波ビームの形成に必要な量（例えば10ns）と
すればよいので、その前段における第一の遅延手段では
それよりも長い単位の遅延（例えば40ns）を行えばよ
い。従って、この第一の遅延手段の遅延単位に合わせ
て、その前段のＡ／Ｄ変換器のサンプリング周期も遅い
ものとすることができる。このことから、低速のＡ／Ｄ
変換器及び低速の第一の遅延手段により受波整相回路を
構成することができ、コスト低下及び低消費電力化を図
ることができる。
【００２７】また、本発明による超音波撮像装置（図６
参照）は以上のように構成されたので、その受波整相回
路として、低速のＡ／Ｄ変換器及び低速のディジタル遅
延手段で構成されたものを用いることにより、低価格で
消費電力の少ない超音波撮像装置を実現することができ
る。
参照）は以上のように構成されたので、その受波整相回
路として、低速のＡ／Ｄ変換器及び低速のディジタル遅
延手段で構成されたものを用いることにより、低価格で
消費電力の少ない超音波撮像装置を実現することができ
る。
【図１】 本発明による受波整相回路の実施例を示すブ
ロック図、
ロック図、
【図２】 図１に示す補間遅延回路の内部構成例を示す
ブロック図、
ブロック図、
【図３】 上記補間遅延回路内に設けられたシフトレジ
スタの段数による最終的な受波ビームのパターンについ
てシミュレーションした結果の一例を示すグラフ、
スタの段数による最終的な受波ビームのパターンについ
てシミュレーションした結果の一例を示すグラフ、
【図４】 本発明による受波整相回路の他の実施例を示
すブロック図、
すブロック図、
【図５】 図４に示す補間遅延回路の内部構成例を示す
ブロック図、
ブロック図、
【図６】 図１に示す受波整相回路の関連発明としての
超音波撮像装置の実施例を示すブロック図、
超音波撮像装置の実施例を示すブロック図、
【図７】 従来の受波整相回路を示すブロック図。
２…可変増幅器、 ３…Ａ／Ｄ変換器、 ４′…ディジ
タル遅延手段、 ５ａ，５ｂ…加算器、 ８1〜８ｎ…
信号遅延ブロック、 １０，１０′…受波整相回路、
１１…第一の遅延回路、 １２…補間遅延回路、 ２０
…超音波送受波手段、 ２１…スイッチ群、 ２２…送
波手段、 ２３…受信増幅器、 ２４…受波整相回路、
２５…画像処理回路、 ２６…画像表示部、 Ｓ1〜
Ｓｎ…受波信号、 Ｄa1〜Ｄan，Ｄb1〜Ｄbn…遅延信
号、 Ｂa，Ｂb…受波ビーム。
タル遅延手段、 ５ａ，５ｂ…加算器、 ８1〜８ｎ…
信号遅延ブロック、 １０，１０′…受波整相回路、
１１…第一の遅延回路、 １２…補間遅延回路、 ２０
…超音波送受波手段、 ２１…スイッチ群、 ２２…送
波手段、 ２３…受信増幅器、 ２４…受波整相回路、
２５…画像処理回路、 ２６…画像表示部、 Ｓ1〜
Ｓｎ…受波信号、 Ｄa1〜Ｄan，Ｄb1〜Ｄbn…遅延信
号、 Ｂa，Ｂb…受波ビーム。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 篠 村 隆 一 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所 (72)発明者 三 和 祐 一 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所
Claims (2)
- 【請求項１】 超音波送受波手段の配列振動子素子で受
信した受波信号を各チャンネル毎に入力し測定深度に応
じて増幅する可変増幅手段と、この可変増幅手段からの
出力信号をディジタル信号に変換するＡ／Ｄ変換器と、
このＡ／Ｄ変換器からのディジタル信号を入力して任意
に遅延し複数個の遅延信号を出力するディジタル遅延手
段と、このディジタル遅延手段からの複数個の遅延信号
を別々に入力すると共に各チャンネル毎の遅延信号をそ
れぞれ入力して加算する複数個の加算手段とを有し、こ
の複数個の加算手段で加算した結果により複数方向の受
波ビームを同時に形成する受波整相回路において、上記
ディジタル遅延手段として、上記Ａ／Ｄ変換器からのデ
ィジタル信号をサンプリング周期の間隔で遅延する第一
の遅延手段と、この第一の遅延手段からの出力信号を入
力し該出力信号を上記サンプリング周期よりも短い間隔
で遅延し複数個の遅延信号を出力する補間遅延手段とを
組み合わせたことを特徴とする受波整相回路。 - 【請求項２】 複数の振動子素子が配列され超音波を送
受波する超音波送受波手段と、この超音波送受波手段の
振動子素子を駆動し超音波を送波する送波手段と、上記
振動子素子で受信した受波信号を増幅する受信増幅器
と、この受信増幅器からの出力信号を入力し受波信号の
振幅及び位相を制御して複数方向の受波ビームを形成す
る受波整相回路と、この受波整相回路からの受波ビーム
を入力して画像信号を作成する画像処理回路と、この画
像処理回路からの画像信号を取り込んで画像として表示
する画像表示部とを備えて成る超音波撮像装置におい
て、上記受波整相回路として、請求項１記載の受波整相
回路を用いたことを特徴とする超音波撮像装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15612492A JP3322694B2 (ja) | 1992-05-25 | 1992-05-25 | 超音波撮像装置 |
| US08/064,925 US5457996A (en) | 1992-05-25 | 1993-05-24 | Receiving beam former and an ultrasonic imaging system using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15612492A JP3322694B2 (ja) | 1992-05-25 | 1992-05-25 | 超音波撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05317310A true JPH05317310A (ja) | 1993-12-03 |
| JP3322694B2 JP3322694B2 (ja) | 2002-09-09 |
Family
ID=15620852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15612492A Expired - Lifetime JP3322694B2 (ja) | 1992-05-25 | 1992-05-25 | 超音波撮像装置 |
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| Country | Link |
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| JP (1) | JP3322694B2 (ja) |
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1992
- 1992-05-25 JP JP15612492A patent/JP3322694B2/ja not_active Expired - Lifetime
-
1993
- 1993-05-24 US US08/064,925 patent/US5457996A/en not_active Expired - Lifetime
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| Publication number | Publication date |
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| US5457996A (en) | 1995-10-17 |
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