JPH05313192A - 液晶表示装置およびその製造方法 - Google Patents
液晶表示装置およびその製造方法Info
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- JPH05313192A JPH05313192A JP11896892A JP11896892A JPH05313192A JP H05313192 A JPH05313192 A JP H05313192A JP 11896892 A JP11896892 A JP 11896892A JP 11896892 A JP11896892 A JP 11896892A JP H05313192 A JPH05313192 A JP H05313192A
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Abstract
(57)【要約】
【目的】 アクティブマトリクス型液晶表示装置（以
下、ＬＣＤと称す）の高画質化を図る。 【構成】 このＬＣＤは、TFT アレイ基板１上に形成さ
れたゲート電極２と、このゲート電極２上にゲート絶縁
膜５を介して形成されたa-Si膜７およびn+型a-Si膜９
と、一端がこれらのa-Si膜７およびn+型a-Si膜９にそれ
ぞれ接続されたドレイン電極１１ａおよびソース電極１
１ｂとを有するＬＣＤであって、これらのドレイン電極
１１ａおよびソース電極１１ｂの幅にほぼ一致する幅の
a-Si膜７およびn+型a-Si膜９を具備している。
下、ＬＣＤと称す）の高画質化を図る。 【構成】 このＬＣＤは、TFT アレイ基板１上に形成さ
れたゲート電極２と、このゲート電極２上にゲート絶縁
膜５を介して形成されたa-Si膜７およびn+型a-Si膜９
と、一端がこれらのa-Si膜７およびn+型a-Si膜９にそれ
ぞれ接続されたドレイン電極１１ａおよびソース電極１
１ｂとを有するＬＣＤであって、これらのドレイン電極
１１ａおよびソース電極１１ｂの幅にほぼ一致する幅の
a-Si膜７およびn+型a-Si膜９を具備している。
Description
【０００１】
【産業上の利用分野】本発明は、例えば薄膜トランジス
タ（以下、TFT と称す）などが各画素毎に組み込まれた
液晶表示装置およびその製造方法に関する。
タ（以下、TFT と称す）などが各画素毎に組み込まれた
液晶表示装置およびその製造方法に関する。
【０００２】
【従来の技術】従来から、テレビ表示やグラフィックデ
ィスプレイなどを指向した大容量、高密度な液晶表示装
置の開発および実用化が盛んに行われている。
ィスプレイなどを指向した大容量、高密度な液晶表示装
置の開発および実用化が盛んに行われている。
【０００３】この液晶表示装置には、単に対向する電極
間に時分割的に電圧を印加して液晶を駆動するシンプル
マトリクス型液晶表示装置と、各画素毎に例えばTFT な
どを組み込んだアクティブマトリクス型液晶表示装置と
があるが、近年、高画質化を望む声が強く後者のアクテ
ィブマトリクス型液晶表示装置の開発およびその製造方
法の確立が活発に行われている。
間に時分割的に電圧を印加して液晶を駆動するシンプル
マトリクス型液晶表示装置と、各画素毎に例えばTFT な
どを組み込んだアクティブマトリクス型液晶表示装置と
があるが、近年、高画質化を望む声が強く後者のアクテ
ィブマトリクス型液晶表示装置の開発およびその製造方
法の確立が活発に行われている。
【０００４】ここで、図１２〜図１５を参照して従来の
アクティブマトリクス型液晶表示装置（以下ＬＣＤと称
す）について説明する。図１２は、エッチング保護膜を
有するTFT アレイ基板における１画素部分の平面図、図
１３は図１２のＹ−Ｙ線断面図、図１４はその基本的な
製造プロセスを示す図、図１５は図１２の拡大図であ
る。
アクティブマトリクス型液晶表示装置（以下ＬＣＤと称
す）について説明する。図１２は、エッチング保護膜を
有するTFT アレイ基板における１画素部分の平面図、図
１３は図１２のＹ−Ｙ線断面図、図１４はその基本的な
製造プロセスを示す図、図１５は図１２の拡大図であ
る。
【０００５】このＬＣＤは、以下に示す製造プロセスに
より製造される。
より製造される。
【０００６】まず、絶縁性を有する透明基板５１上にス
パッタ法によりタンタル膜を成膜した後、フォト・エッ
チングによって走査線５２とゲート電極５３および補助
容量電極５４を所定形状に加工する。そして、プラズマ
CVD(Chemical Vapor Deposition)法を用いて透明基板５
１全体にSiO からなるゲート絶縁膜５５とTFT のチャネ
ル領域になる半導体層としてのa-Si膜５６とをこの順に
被膜する。続いて、プラズマCVD 法によってSiO からな
るエッチング保護膜５７を被膜した後、フォト・エッチ
ングによりこのエッチング保護膜５７のみを所定形状に
加工する。続いて、半導体層としてのn+型a-Si膜５８を
さらに被膜した後、a-Si膜５６とn+型a-Si膜とを所定形
状に加工する。その後、スパッタ法でITO 膜を被膜しフ
ォト・エッチングにより画素電極５９に加工する。次に
スパッタ法によりアルミニウム膜を被膜し、フォト・エ
ッチングにより信号線６０、ソース電極６１およびドレ
イン電極６２などをそれぞれ加工する。最後に、配向膜
６３を形成してTFT アレイ基板６４が出来上がる。
パッタ法によりタンタル膜を成膜した後、フォト・エッ
チングによって走査線５２とゲート電極５３および補助
容量電極５４を所定形状に加工する。そして、プラズマ
CVD(Chemical Vapor Deposition)法を用いて透明基板５
１全体にSiO からなるゲート絶縁膜５５とTFT のチャネ
ル領域になる半導体層としてのa-Si膜５６とをこの順に
被膜する。続いて、プラズマCVD 法によってSiO からな
るエッチング保護膜５７を被膜した後、フォト・エッチ
ングによりこのエッチング保護膜５７のみを所定形状に
加工する。続いて、半導体層としてのn+型a-Si膜５８を
さらに被膜した後、a-Si膜５６とn+型a-Si膜とを所定形
状に加工する。その後、スパッタ法でITO 膜を被膜しフ
ォト・エッチングにより画素電極５９に加工する。次に
スパッタ法によりアルミニウム膜を被膜し、フォト・エ
ッチングにより信号線６０、ソース電極６１およびドレ
イン電極６２などをそれぞれ加工する。最後に、配向膜
６３を形成してTFT アレイ基板６４が出来上がる。
【０００７】一方、他の絶縁性を有する透明基板６５上
に共通電極としてのITO 膜６６と配向膜６３とを被膜
し、その後、この透明基板６５とTFT アレイ基板６４と
を所定間隔で対向させて張り合わせて液晶組成物６７を
注入することによりＬＣＤが得られる。
に共通電極としてのITO 膜６６と配向膜６３とを被膜
し、その後、この透明基板６５とTFT アレイ基板６４と
を所定間隔で対向させて張り合わせて液晶組成物６７を
注入することによりＬＣＤが得られる。
【０００８】ところで、ＬＣＤを大型化（大画面化）す
る場合、これに伴いTFT 部分の寄生容量が増加するた
め、TFT がONからOFF 時、画素電極５９に蓄積されてい
る電荷が容量分配されるときの画素電位シフトが増加す
る。このため、この寄生容量の増加に対して何らかの低
減策を講ずる必要がある。
る場合、これに伴いTFT 部分の寄生容量が増加するた
め、TFT がONからOFF 時、画素電極５９に蓄積されてい
る電荷が容量分配されるときの画素電位シフトが増加す
る。このため、この寄生容量の増加に対して何らかの低
減策を講ずる必要がある。
【０００９】寄生容量が生じるTFT の部分は、TFT を構
成する電極の各所にあるが、この容量値は主にゲート電
極５３上に積層されるa-Si膜５６およびn+型a-Si膜５８
とソース電極６１およびドレイン電極６２との積層状態
によって決定される。これらの寄生容量発生部の中で
も、特に重要なのは、図１５に示すように、ゲート電極
５３とソース電極６１間にa-Si膜５６およびn+型a-Si膜
５８を介して形成されるゲート・ソース間容量Ｃgsであ
る。このゲート・ソース間容量Ｃgsの大きさは、a-Si膜
５６およびn+型a-Si膜５８などの面積により決定され
る。通常、これらの半導体層は、露光の際にマスクの合
わせズレが生じるためこれを見込んでソース電極６１お
よびドレイン電極６２などの幅Ｗ１よりも広い幅Ｗ２と
なるように形成される。
成する電極の各所にあるが、この容量値は主にゲート電
極５３上に積層されるa-Si膜５６およびn+型a-Si膜５８
とソース電極６１およびドレイン電極６２との積層状態
によって決定される。これらの寄生容量発生部の中で
も、特に重要なのは、図１５に示すように、ゲート電極
５３とソース電極６１間にa-Si膜５６およびn+型a-Si膜
５８を介して形成されるゲート・ソース間容量Ｃgsであ
る。このゲート・ソース間容量Ｃgsの大きさは、a-Si膜
５６およびn+型a-Si膜５８などの面積により決定され
る。通常、これらの半導体層は、露光の際にマスクの合
わせズレが生じるためこれを見込んでソース電極６１お
よびドレイン電極６２などの幅Ｗ１よりも広い幅Ｗ２と
なるように形成される。
【００１０】一方、このゲート・ソース間容量Ｃgsを低
減する一手法としては、マスク合わせの精度を向上する
ことが考えられる。これが正確に行えれば、従来と同じ
TFTの大きさに対してa-Si膜５６およびn+型a-Si膜５８
などの面積を小さく形成でき、これにより、ゲート・ソ
ース間容量Ｃgsを低減して開口率を向上することができ
る。
減する一手法としては、マスク合わせの精度を向上する
ことが考えられる。これが正確に行えれば、従来と同じ
TFTの大きさに対してa-Si膜５６およびn+型a-Si膜５８
などの面積を小さく形成でき、これにより、ゲート・ソ
ース間容量Ｃgsを低減して開口率を向上することができ
る。
【００１１】
【発明が解決しようとする課題】しかしながら、現状の
TFT 製造技術では、マスク合わせのときのズレをいま以
上に改善することができないという問題があった。
TFT 製造技術では、マスク合わせのときのズレをいま以
上に改善することができないという問題があった。
【００１２】本発明はこのような課題を解決するために
なされたもので、このような状況下でマスク合わせの精
度向上によらず、半導体層の面積削減を行い、TFT の寄
生容量、特にゲート・ソース間容量Ｃgsを低減して、こ
の結果、高画質化を図ることができる液晶表示装置およ
びその製造方法を提供することを目的としている。
なされたもので、このような状況下でマスク合わせの精
度向上によらず、半導体層の面積削減を行い、TFT の寄
生容量、特にゲート・ソース間容量Ｃgsを低減して、こ
の結果、高画質化を図ることができる液晶表示装置およ
びその製造方法を提供することを目的としている。
【００１３】
【課題を解決するための手段】本発明の液晶表示装置は
上記した目的を達成するために、絶縁性を有する透明基
板上に形成されたゲート電極と、このゲート電極上にゲ
ート絶縁膜を介して形成された半導体層と、この半導体
層に一端がそれぞれ接続されたソース電極およびドレイ
ン電極とを有する液晶表示装置において、前記ソース電
極および前記ドレイン電極の幅にほぼ一致する幅の前記
半導体層を具備している。
上記した目的を達成するために、絶縁性を有する透明基
板上に形成されたゲート電極と、このゲート電極上にゲ
ート絶縁膜を介して形成された半導体層と、この半導体
層に一端がそれぞれ接続されたソース電極およびドレイ
ン電極とを有する液晶表示装置において、前記ソース電
極および前記ドレイン電極の幅にほぼ一致する幅の前記
半導体層を具備している。
【００１４】この液晶表示装置の製造方法は、絶縁性を
有する透明基板上にゲート電極を有する走査線を形成す
る工程と、前記走査線および前記ゲート電極を覆うよう
に前記透明基板上に絶縁層を形成する工程と、前記走査
線のゲート電極近傍に画素電極を形成する工程と、前記
ゲート電極上に半導体層を形成する工程と、前記半導体
層を跨いで画素電極に接続される電極パターンを有する
信号線を前記走査線に交差するように形成する工程と、
前記電極パターンをエッチングマスクとして前記電極パ
ターンの幅から露出した前記半導体層の部分を除去する
工程と、前記半導体層上の前記電極パターンを分断し、
それぞれにソース電極およびドレイン電極を形成する工
程とを具備している。
有する透明基板上にゲート電極を有する走査線を形成す
る工程と、前記走査線および前記ゲート電極を覆うよう
に前記透明基板上に絶縁層を形成する工程と、前記走査
線のゲート電極近傍に画素電極を形成する工程と、前記
ゲート電極上に半導体層を形成する工程と、前記半導体
層を跨いで画素電極に接続される電極パターンを有する
信号線を前記走査線に交差するように形成する工程と、
前記電極パターンをエッチングマスクとして前記電極パ
ターンの幅から露出した前記半導体層の部分を除去する
工程と、前記半導体層上の前記電極パターンを分断し、
それぞれにソース電極およびドレイン電極を形成する工
程とを具備している。
【００１５】
【作用】本発明では、まず、半導体層を跨いでソース電
極とドレイン電極とが一体となった電極パターンを形成
する。そして、この電極パターンをエッチングマスクと
してエッチングにより電極パターンの幅から露出した半
導体層の部分を除去し、最後に、半導体層上の電極パタ
ーンをソース電極およびドレイン電極にそれぞれ分断す
る。
極とドレイン電極とが一体となった電極パターンを形成
する。そして、この電極パターンをエッチングマスクと
してエッチングにより電極パターンの幅から露出した半
導体層の部分を除去し、最後に、半導体層上の電極パタ
ーンをソース電極およびドレイン電極にそれぞれ分断す
る。
【００１６】したがって、半導体層の面積が削減されて
寄生容量、特にゲート・ソース間容量Ｃgsが低減され
る。
寄生容量、特にゲート・ソース間容量Ｃgsが低減され
る。
【００１７】これにより、以下２つの効果が生じる。
【００１８】１つとして、走査線の設計要素の一つに時
定数（ＣＲ積）の最適化があるが、この時定数はＣＲ＝
一定とされている。この時定数は、トランジスタ部の寄
生容量Ｃgsおよび抵抗（Ｒ）を加味して考えるので、こ
の寄生容量Ｃgsが低減されると、走査線のＲ値のマージ
ンが広がる。すなわち、走査線幅を小さくすることがで
きる。
定数（ＣＲ積）の最適化があるが、この時定数はＣＲ＝
一定とされている。この時定数は、トランジスタ部の寄
生容量Ｃgsおよび抵抗（Ｒ）を加味して考えるので、こ
の寄生容量Ｃgsが低減されると、走査線のＲ値のマージ
ンが広がる。すなわち、走査線幅を小さくすることがで
きる。
【００１９】他には、寄生容量Ｃgsが低減されると、TF
T がONからOFF になる時、画素電極に蓄積されている電
荷が容量分配されるときの画素電位シフトが低減され
る。したがって、画素電位シフトを低減する目的で設け
られた補助容量を小さくできる。すなわち、補助容量線
幅を小さくすることができる。
T がONからOFF になる時、画素電極に蓄積されている電
荷が容量分配されるときの画素電位シフトが低減され
る。したがって、画素電位シフトを低減する目的で設け
られた補助容量を小さくできる。すなわち、補助容量線
幅を小さくすることができる。
【００２０】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。
に説明する。
【００２１】図１は本発明に係る一実施例のアクティブ
マトリクス型液晶表示装置（以下、ＬＣＤと称す）の構
成を示す平面図、図２は図１のＸ−Ｘ断面図である。
マトリクス型液晶表示装置（以下、ＬＣＤと称す）の構
成を示す平面図、図２は図１のＸ−Ｘ断面図である。
【００２２】図中、１は絶縁性を有する第１の透明基板
としてのTFT アレイ基板である。このTFT アレイ基板１
上には、ゲート電極２を有する走査線３と補助容量線４
とが形成されている。これらゲート電極２、走査線３お
よび補助容量線４の上には、ゲート絶縁膜５が形成され
ている。このゲート絶縁膜５上には、補助容量線４上
で、かつゲート電極２に隣接する位置に画素電極６が形
成されている。また、このゲート絶縁膜５上には、ゲー
ト電極２の上方に、所定形状で半導体層としてのa-Si膜
７およびn+型a-Si膜９とエッチング保護膜８とがほぼ同
じ幅Ｗ１で積層形成されている。さらに、このゲート絶
縁膜５上には、走査線３に交差して信号線１０が形成さ
れている。この信号線１０には、一端がゲート電極２と
エッチング保護膜８とに重なるようにドレイン電極１１
ａが突出して設けられている。また、画素電極６には、
ドレイン電極１１ａと同じ幅Ｗ１で一端がゲート電極２
とエッチング保護膜８とに重なるようにソース電極１１
ｂが設けられている。また、これらの層を形成したアレ
イ基板１上には、配向膜１２が形成されている。
としてのTFT アレイ基板である。このTFT アレイ基板１
上には、ゲート電極２を有する走査線３と補助容量線４
とが形成されている。これらゲート電極２、走査線３お
よび補助容量線４の上には、ゲート絶縁膜５が形成され
ている。このゲート絶縁膜５上には、補助容量線４上
で、かつゲート電極２に隣接する位置に画素電極６が形
成されている。また、このゲート絶縁膜５上には、ゲー
ト電極２の上方に、所定形状で半導体層としてのa-Si膜
７およびn+型a-Si膜９とエッチング保護膜８とがほぼ同
じ幅Ｗ１で積層形成されている。さらに、このゲート絶
縁膜５上には、走査線３に交差して信号線１０が形成さ
れている。この信号線１０には、一端がゲート電極２と
エッチング保護膜８とに重なるようにドレイン電極１１
ａが突出して設けられている。また、画素電極６には、
ドレイン電極１１ａと同じ幅Ｗ１で一端がゲート電極２
とエッチング保護膜８とに重なるようにソース電極１１
ｂが設けられている。また、これらの層を形成したアレ
イ基板１上には、配向膜１２が形成されている。
【００２３】一方、絶縁性を有する他の透明基板として
の共通基板１３上には、共通電極１４としてのITO 膜が
被膜されており、上記したアレイ基板１上に液晶組成物
１５を介してこの共通基板１３を対向配置してＬＣＤが
構成されている。
の共通基板１３上には、共通電極１４としてのITO 膜が
被膜されており、上記したアレイ基板１上に液晶組成物
１５を介してこの共通基板１３を対向配置してＬＣＤが
構成されている。
【００２４】この液晶表示装置の場合、ドレイン電極１
１ａおよびソース電極１１ｂの幅Ｗ１までa-Si膜７およ
びn+型a-Si膜９などの半導体層の面積を削減できるの
で、その分のTFT の寄生容量、特にゲート・ソース間容
量Ｃgsが低減される。これにより、走査線３および補助
容量線４などを細くでき、この結果、ＬＣＤの開口率を
向上することができる。
１ａおよびソース電極１１ｂの幅Ｗ１までa-Si膜７およ
びn+型a-Si膜９などの半導体層の面積を削減できるの
で、その分のTFT の寄生容量、特にゲート・ソース間容
量Ｃgsが低減される。これにより、走査線３および補助
容量線４などを細くでき、この結果、ＬＣＤの開口率を
向上することができる。
【００２５】図３のプロセスフローチャートと図４〜図
８の積層図とを参照してこのＬＣＤの製造プロセスにつ
いて説明する。
８の積層図とを参照してこのＬＣＤの製造プロセスにつ
いて説明する。
【００２６】始めに、絶縁性を有する透明基板としての
アレイ基板１上にスパッタ法により300 μｍの厚みにタ
ンタル膜を成膜した後、フォト・エッチングによって、
図４に示すように、所定形状のゲート電極２、走査線３
および補助容量線４に加工する。そして、プラズマCVD
法を用いて、図５に示すように、このアレイ基板１全体
にSiO からなるゲート絶縁膜５を400 ｎｍ厚に、TFT の
チャネル領域となる半導体層としてのa-Si膜７を100 ｎ
ｍ厚にそれぞれこの順に被膜する。続いて、上記同様に
プラズマCVD 法によってSiO からなるエッチング保護膜
８を200 ｎｍ厚で被膜した後、図６に示すように、フォ
ト・エッチングにより所定形状、例えば島状にエッチン
グ保護膜８のみを加工する。さらに、半導体層としての
n+型a-Si膜９を100 ｎｍ厚で被膜し、図７に示すよう
に、このn+型a-Si膜９およびa-Si膜７の外形を所定形状
に加工する。続いて、スパッタ法によりITO 膜を100 ｎ
ｍ厚に被膜し、フォト・エッチングにより、図８に示す
ように、所定形状の画素電極６に加工する。
アレイ基板１上にスパッタ法により300 μｍの厚みにタ
ンタル膜を成膜した後、フォト・エッチングによって、
図４に示すように、所定形状のゲート電極２、走査線３
および補助容量線４に加工する。そして、プラズマCVD
法を用いて、図５に示すように、このアレイ基板１全体
にSiO からなるゲート絶縁膜５を400 ｎｍ厚に、TFT の
チャネル領域となる半導体層としてのa-Si膜７を100 ｎ
ｍ厚にそれぞれこの順に被膜する。続いて、上記同様に
プラズマCVD 法によってSiO からなるエッチング保護膜
８を200 ｎｍ厚で被膜した後、図６に示すように、フォ
ト・エッチングにより所定形状、例えば島状にエッチン
グ保護膜８のみを加工する。さらに、半導体層としての
n+型a-Si膜９を100 ｎｍ厚で被膜し、図７に示すよう
に、このn+型a-Si膜９およびa-Si膜７の外形を所定形状
に加工する。続いて、スパッタ法によりITO 膜を100 ｎ
ｍ厚に被膜し、フォト・エッチングにより、図８に示す
ように、所定形状の画素電極６に加工する。
【００２７】次に、スパッタ法によりアルミニウムを50
0 ｎｍ厚に被膜しレジストを塗布した後、フォト・エッ
チングにより、図９に示すように、n+型a-Si膜９を跨ぎ
画素電極６に接続する電極パターンを設けた信号線１１
にアルミニウム膜を加工する。この信号線１１の電極パ
ターンは、ドレイン電極１１ａおよびソース電極１１ｂ
が一体となったものである。
0 ｎｍ厚に被膜しレジストを塗布した後、フォト・エッ
チングにより、図９に示すように、n+型a-Si膜９を跨ぎ
画素電極６に接続する電極パターンを設けた信号線１１
にアルミニウム膜を加工する。この信号線１１の電極パ
ターンは、ドレイン電極１１ａおよびソース電極１１ｂ
が一体となったものである。
【００２８】そして、このように形成した電極パターン
上のレジストを剥離しないままこれをエッチングマスク
として、電極パターンの幅から露出している（食み出し
ている）エッチング保護膜８およびn+型a-Si膜９の部分
をそれぞれエッチングで取り除き、その後、最上層のレ
ジストを剥離する。
上のレジストを剥離しないままこれをエッチングマスク
として、電極パターンの幅から露出している（食み出し
ている）エッチング保護膜８およびn+型a-Si膜９の部分
をそれぞれエッチングで取り除き、その後、最上層のレ
ジストを剥離する。
【００２９】さらに、フォト・エッチングにより、図１
１に示すように、n+型a-Si膜上の電極パターンを分断
し、ドレイン電極１１ａおよびソース電極１１ｂに加工
する。最後に、これらの層を形成したアレイ基板上に配
向膜を形成することにより、図１に示したドレイン電極
１１ａおよびソース電極１１ｂの幅Ｗ１と同じ幅のn+型
a-Si膜７、a-Si膜９およびエッチング保護膜８を備えた
TFT アレイ基板が出来上がる。
１に示すように、n+型a-Si膜上の電極パターンを分断
し、ドレイン電極１１ａおよびソース電極１１ｂに加工
する。最後に、これらの層を形成したアレイ基板上に配
向膜を形成することにより、図１に示したドレイン電極
１１ａおよびソース電極１１ｂの幅Ｗ１と同じ幅のn+型
a-Si膜７、a-Si膜９およびエッチング保護膜８を備えた
TFT アレイ基板が出来上がる。
【００３０】一方、他の絶縁性を有する第２の透明基板
としてのアレイ基板上に共通電極としてのITO 膜を100
ｎｍ厚に被膜し、その後、このアレイ基板と上記したTF
T アレイ基板とを所定間隔で対向させて張り合わせて液
晶組成物を注入することによりＬＣＤが得られる。
としてのアレイ基板上に共通電極としてのITO 膜を100
ｎｍ厚に被膜し、その後、このアレイ基板と上記したTF
T アレイ基板とを所定間隔で対向させて張り合わせて液
晶組成物を注入することによりＬＣＤが得られる。
【００３１】すなわち、この製造方法は、従来のTFT ア
レイ基板の製造プロセスと比較すると、ソース電極およ
びドレイン電極を形成する工程が異なるものであり、こ
の場合、マスクの合わせズレを見越して大きめに形成し
たn+型a-Si膜およびa-Si膜などの半導体層を上層（ソー
ス電極およびドレイン電極が一体となった電極パター
ン）形成後に上層の幅で削除するので、半導体層の幅が
上層とほぼ一致するようになり、寄生容量が生じる面積
を削減することができる。
レイ基板の製造プロセスと比較すると、ソース電極およ
びドレイン電極を形成する工程が異なるものであり、こ
の場合、マスクの合わせズレを見越して大きめに形成し
たn+型a-Si膜およびa-Si膜などの半導体層を上層（ソー
ス電極およびドレイン電極が一体となった電極パター
ン）形成後に上層の幅で削除するので、半導体層の幅が
上層とほぼ一致するようになり、寄生容量が生じる面積
を削減することができる。
【００３２】次に、図１１を参照して本発明の他の実施
例について説明する。
例について説明する。
【００３３】同図は上記実施例におけるエッチング保護
膜８をもたないTFT を形成した場合の実施例を示す図で
ある。この場合の製造プロセスについて上記した実施例
の製造プロセスと対比しながら説明する。
膜８をもたないTFT を形成した場合の実施例を示す図で
ある。この場合の製造プロセスについて上記した実施例
の製造プロセスと対比しながら説明する。
【００３４】同図において、ゲート絶縁膜５を成膜する
工程までは上記した実施例と同じである。この工程に続
いて、TFT のチャネル領域となるa-Si膜７を300 ｎｍ厚
に被膜し、さらに、n+型a-Si膜９を100 ｎｍ厚に被膜し
て所定形状に加工する。その後の工程は両実施例とも同
じであり、この結果、ドレイン電極１１ａおよびソース
電極１１ｂの幅Ｗ１と同じ幅のa-Si膜７およびn+型a-Si
膜９を備えたTFT アレイ基板が出来上がる。
工程までは上記した実施例と同じである。この工程に続
いて、TFT のチャネル領域となるa-Si膜７を300 ｎｍ厚
に被膜し、さらに、n+型a-Si膜９を100 ｎｍ厚に被膜し
て所定形状に加工する。その後の工程は両実施例とも同
じであり、この結果、ドレイン電極１１ａおよびソース
電極１１ｂの幅Ｗ１と同じ幅のa-Si膜７およびn+型a-Si
膜９を備えたTFT アレイ基板が出来上がる。
【００３５】この実施例では、上記した第１の実施例に
比べて工程数を少なくでき、ＬＣＤの低コスト化が可能
であるが、n+型a-Si膜９のエッチングを精度よく行う必
要がある。
比べて工程数を少なくでき、ＬＣＤの低コスト化が可能
であるが、n+型a-Si膜９のエッチングを精度よく行う必
要がある。
【００３６】このように本実施例の液晶表示装置によれ
ば、ドレイン電極１１ａおよびソース電極１１ｂの幅Ｗ
１にほぼ一致する幅までa-Si膜７およびn+型a-Si膜９な
どの半導体層の幅を削減できるので、ここに生じるゲー
ト・ソース間容量Ｃgsを減少することができる。したが
って、補助容量線４により画素電位シフトを低減してい
た部分の多かった従来に比べて、寄生容量を減少した
分、補助容量が果たす役割のうち、画素電位シフトを低
減する割合を減少することができる。
ば、ドレイン電極１１ａおよびソース電極１１ｂの幅Ｗ
１にほぼ一致する幅までa-Si膜７およびn+型a-Si膜９な
どの半導体層の幅を削減できるので、ここに生じるゲー
ト・ソース間容量Ｃgsを減少することができる。したが
って、補助容量線４により画素電位シフトを低減してい
た部分の多かった従来に比べて、寄生容量を減少した
分、補助容量が果たす役割のうち、画素電位シフトを低
減する割合を減少することができる。
【００３７】また、従来と同じ走査線時定数の場合、TF
T の寄生容量が低減された分だけ走査線３および補助容
量線４などの幅を細く形成できるので、アクティブマト
リクス型液晶表示装置の開口率を向上することができ
る。
T の寄生容量が低減された分だけ走査線３および補助容
量線４などの幅を細く形成できるので、アクティブマト
リクス型液晶表示装置の開口率を向上することができ
る。
【００３８】
【発明の効果】以上説明したように本発明の液晶表示装
置によれば、ソース電極およびドレイン電極を形成する
際に、ソース電極およびドレイン電極が一体となった電
極パターンをエッチングマスクとしてその幅で半導体層
を除去するのでソース電極およびドレイン電極の幅とほ
ぼ一致する幅の半導体層を形成することができ、TFT の
面積を従来と同じくするものとして従来と比較すると、
TFT の寄生容量、特にゲート・ソース間容量Ｃgsが低減
されて画素電位のシフト量を低減することができる。
置によれば、ソース電極およびドレイン電極を形成する
際に、ソース電極およびドレイン電極が一体となった電
極パターンをエッチングマスクとしてその幅で半導体層
を除去するのでソース電極およびドレイン電極の幅とほ
ぼ一致する幅の半導体層を形成することができ、TFT の
面積を従来と同じくするものとして従来と比較すると、
TFT の寄生容量、特にゲート・ソース間容量Ｃgsが低減
されて画素電位のシフト量を低減することができる。
【００３９】この結果、画素電位シフトを低減する役割
の多かった補助容量線や、ゲート線などを従来より細く
形成できるので開口率が向上し液晶表示装置の高画質化
を図ることができる。
の多かった補助容量線や、ゲート線などを従来より細く
形成できるので開口率が向上し液晶表示装置の高画質化
を図ることができる。
【図１】本発明の一実施例において、エッチング保護膜
を有するTFT アレイ基板を示す平面図である。
を有するTFT アレイ基板を示す平面図である。
【図２】図１のＸ−Ｘ線断面図である。
【図３】図１の実施例の製造プロセスフローチャートで
ある。
ある。
【図４】図３の製造プロセスにおいて、ゲート電極の形
成工程を示す図である。
成工程を示す図である。
【図５】図３の製造プロセスにおいて、a-Si膜までの形
成工程を示す図である。
成工程を示す図である。
【図６】図３の製造プロセスにおいて、エッチング保護
膜の形成工程を示す図である。
膜の形成工程を示す図である。
【図７】図３の製造プロセスにおいて、n+型a-Si膜の形
成工程を示す図である。
成工程を示す図である。
【図８】図３の製造プロセスにおいて、画素電極の形成
工程を示す図である。
工程を示す図である。
【図９】図３の製造プロセスにおいて、ドレイン電極お
よびソース電極が一体となった電極パターンの形成工程
を示す図である。
よびソース電極が一体となった電極パターンの形成工程
を示す図である。
【図１０】図３の製造プロセスにおいて、電極パターン
よりドレイン電極およびソース電極を分断する工程を示
す図である。
よりドレイン電極およびソース電極を分断する工程を示
す図である。
【図１１】他の実施例としてエッチング保護膜をもたな
いTFT アレイ基板を示す平面図である。
いTFT アレイ基板を示す平面図である。
【図１２】従来の液晶表示装置において、エッチング保
護膜を有するTFT アレイ基板の平面図である。
護膜を有するTFT アレイ基板の平面図である。
【図１３】図１２のＹ−Ｙ線断面図である。
【図１４】図１２の液晶表示装置のTFT アレイ基板製造
プロセスを示すフローチャート。
プロセスを示すフローチャート。
【図１５】図１２のTFT において、ゲート・ソース容量
Ｃgsを示す拡大断面図である。
Ｃgsを示す拡大断面図である。
１…TFT アレイ基板、２…ゲート電極、３…走査線、４
…補助容量線、５…ゲート絶縁膜、６…画素電極、７…
a-Si膜、８…エッチング保護膜、９…n+型a-Si膜、１０
…信号線、１１…電極パターン、１１ａ…ドレイン電
極、１１ｂ…ソース電極、１２…配向膜。
…補助容量線、５…ゲート絶縁膜、６…画素電極、７…
a-Si膜、８…エッチング保護膜、９…n+型a-Si膜、１０
…信号線、１１…電極パターン、１１ａ…ドレイン電
極、１１ｂ…ソース電極、１２…配向膜。
Claims (2)
- 【請求項１】 絶縁性を有する透明基板上に形成された
ゲート電極と、このゲート電極上にゲート絶縁膜を介し
て形成された半導体層と、この半導体層に一端がそれぞ
れ接続されたソース電極およびドレイン電極とを有する
液晶表示装置において、 前記ソース電極および前記ドレイン電極の幅にほぼ一致
する幅の前記半導体層を具備したことを特徴とする液晶
表示装置。 - 【請求項２】 絶縁性を有する透明基板上にゲート電極
を有する走査線を形成する工程と、 前記走査線および前記ゲート電極を覆うように前記透明
基板上に絶縁層を形成する工程と、 前記走査線のゲート電極近傍に画素電極を形成する工程
と、 前記ゲート電極上に半導体層を形成する工程と、 前記半導体層を跨いで画素電極に接続される電極パター
ンを有する信号線を前記走査線に交差するように形成す
る工程と、 前記電極パターンをエッチングマスクとして前記電極パ
ターンの幅から露出した前記半導体層の部分を除去する
工程と、 前記半導体層上の前記電極パターンを分断し、それぞれ
にソース電極およびドレイン電極を形成する工程とを具
備したことを特徴とする液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11896892A JPH05313192A (ja) | 1992-05-12 | 1992-05-12 | 液晶表示装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11896892A JPH05313192A (ja) | 1992-05-12 | 1992-05-12 | 液晶表示装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05313192A true JPH05313192A (ja) | 1993-11-26 |
Family
ID=14749741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11896892A Withdrawn JPH05313192A (ja) | 1992-05-12 | 1992-05-12 | 液晶表示装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05313192A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100430798B1 (ko) * | 1995-12-29 | 2004-07-19 | 삼성전자주식회사 | 액정표시장치용박막트랜지스터기판 |
| US8384836B2 (en) | 2009-07-03 | 2013-02-26 | Hitachi Displays, Ltd. | Liquid crystal display device |
-
1992
- 1992-05-12 JP JP11896892A patent/JPH05313192A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100430798B1 (ko) * | 1995-12-29 | 2004-07-19 | 삼성전자주식회사 | 액정표시장치용박막트랜지스터기판 |
| US8384836B2 (en) | 2009-07-03 | 2013-02-26 | Hitachi Displays, Ltd. | Liquid crystal display device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |