JPH05304520A - フレーム同期回路 - Google Patents

Abstract

(57)【要約】 【目的】データ遅延素子を使用せず、安価でかつ小規模
な回路構成を実現する。 【構成】このフレーム同期回路は、マルチフレームの第
１，第２フレーム検出手段と、第１，第２フレーム検出
パルスｂ，ｃと第１，第２内部フレームパルスｘ，ｙと
の位相の一致・不一致の制御信号ｆを出力する第１フレ
ーム位相比較部３，判定回路部４と、制御信号ｆで第２
フレーム検出パルスｃの通過を制御するマスク回路部５
と、一致の制御信号ｆを所定時間入力されるとそれに同
期した制御信号ｉを出力し不一致の制御信号ｆの場合は
制御信号ｉをオフにする第２フレーム位相比較部６，保
護段数部７とを備える。また、一致の制御信号ｆに同期
した制御信号ｉにより第１，第２内部フレームパルス
ｍ，ｎを出力し、不一致の制御信号ｆに対応したオフの
制御信号ｉにより第１，第２内部フレームパルスｘ，ｙ
を有為の固定信号にするクロック制御部８，メインカウ
ンタ部９を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はフレーム同期回路に関
し、特にフレームビットを使用してマルチフレーム構成
でデータを送受信する回線終端装置のフレーム同期を確
立するフレーム同期回路に関する。

【０００２】

【従来の技術】図１を参照すると、従来のフレーム同期
回路は、マルチフレーム構成の入力データ信号ａを１フ
レーム分遅延させて遅延データ信号ｒとして出力するデ
ータ遅延部１０と、入力データ信号ａと遅延データ信号
ｒとを入力され、マルチフレーム共通のフレーム検出パ
ルスｓを出力する共通フレーム検出部１１と、フレーム
検出パルスｓと内部フレームパルスｔとを入力され、内
部フレームパルスｔとフレーム検出パルスｓとの位相が
一致しているとき、すなわち内部フレームパルスμのと
きは両者の位相が一致していることを示す一致パルスｕ
を出力し、内部フレームパルスｔとフレーム検出パルス
ｓとの位相が一致していないとき、すなわち内部フレー
ムパルスβのときは両者の位相が一致していないことを
示す不一致パルスｖを出力するフレーム位相比較部１２
と、不一致パルスｖを所定回数入力されたときに出力の
制御信号ｗをオフにして保持し、一致パルスｕを所定回
数入力されたときに制御信号ｗを一致パルスｕに同期さ
せて出力する保護段数部１３と、制御信号ｗが一致パル
スｕに同期した信号のときにクロック信号ｊをクロック
信号θとして出力し、制御信号ｗがオフのときにクロッ
ク信号θの出力を停止するように制御するクロック制御
部１４と、一致パルスｕに同期したクロック信号θを入
力される正常状態の通常時は内部フレームパルスｔとし
て内部フレームパルスμを出力し、クロック信号θを所
定時間入力されない状態の異常時は内部フレームパルス
ｔとして内部フレームパルスβを出力するメインカウン
タ部１５とから構成されている。

【０００３】図４を図３と併せて参照して説明すると、
入力データ信号ａは４マルチフレームＭＦ１〜ＭＦ４で
構成され、第１フレームＭＦ１および第２フレームＭＦ
２にフレームビットＦ１およびＦ２が付加されている。
データ遅延部１０は、入力データ信号ａを入力され、デ
ータ遅延素子により入力データ信号ａを１フレーム分遅
延させ、その出力の遅延データ信号ｒの第１フレームＭ
Ｆ１のフレームビットＦ１の位置が遅延前の入力データ
信号ａの第２フレームＭＦ２のフレームビットＦ２の位
置に合わされる。つまり、このデータ遅延部１０は４マ
ルチフレームごとに遅延データ信号ｒのフレームビット
Ｆ１と入力データ信号ａのフレームビットＦ２との位置
同期をとる。共通フレーム検出部１１は、入力データ信
号ａおよび遅延データ信号ｒを入力されて両者のフレー
ム位相を比較し、入力データ信号ａのフレームビットＦ
２と遅延データ信号ｒのフレームビットＦ１とが一致し
ている位置でフレーム検出パルスｓを出力する。このフ
レーム検出パルスｓは４マルチフレームに共通のフレー
ム検出パルスとして４マルチフレームごとに出力され
る。フレーム位相比較部１２は、通常時はメインカウン
タ部１５から内部フレームパルスｔとして内部フレーム
パルスμを入力されてフレーム検出パルスｓとの位相を
比較し、両者の位相が一致していることを示す一致パル
スｕを出力する。また、フレーム位相比較部１２は、異
常時はメインカウンタ部１５から内部フレームパルスｔ
として内部フレームパルスβを入力されてフレーム検出
パルスｓとの位相を比較し、両者の位相が一致していな
いことを示す不一致パルスｖを出力する。保護段数部１
３は、一致パルスｕを所定の回数連続して入力される
と、フレーム同期機能が正常であるとみなして制御信号
ｗを一致パルスｕに同期させて出力し、また、不一致パ
ルスｖを所定の回数連続して入力されると、フレーム同
期機能に異常があるとみなして制御信号ｗをオフにして
保持する。クロック制御部１４は制御信号ｗが一致パル
スｕに同期した信号のときは、回線終端装置内部の他の
回路から入力されるクロック信号ｊをそのままクロック
信号θとして出力し、制御信号ｗがオフのときはクロッ
ク信号ｊの入力にかかわらずクロック信号θの出力をオ
フにする。つまり、クロック信号θは一致パルスｕに同
期して出力される。メインカウンタ部１５は、通常時は
一致パルスｕに同期したクロック信号θを入力されてフ
レーム検出パルスｓに同期した内部フレームパルスμを
継続的に出力する。しかし、フレーム同期機能に異常が
発生した場合には、一致パルスｕは真にフレーム検出パ
ルスｓと内部フレームパルスμとが同期したことによる
ものではなく、偽りのパルスとして出力される場合があ
り、このとき、メインカウンタ部１５は偽りの一致パル
スｕに同期したクロック信号θを入力されてフレーム検
出パルスｓとは位相がずれている内部フレームパルスβ
を出力する。フレーム同期機能の異常が即時に回復しな
ければ、メインカウンタ部１５は内部フレームパルスβ
を継続して出力し続けるので、フレーム位相検出部１２
から所定の回数連続して不一致パルスｖが出力され、保
護段数部１３の保護段数が外れる。これにより、クロッ
ク制御部１４からのクロック信号θの入力が停止する。
メインカウンタ部１５はクロック信号θの入力を所定時
間継続して停止されると、それまで出力していた内部フ
レームパルスβを高レベルに保持し、次の新しいフレー
ム位相を捜す。つまり、フレーム位相比較部１２は、メ
インカウンタ部１５より高レベルの固定信号を入力され
てから、共通フレームパターン検出部１１よりの最初の
フレーム検出パルスｓを入力された時点で一致パルスｕ
を出力する。このとき一致パルスｕは、高レベルの固定
信号が入力されている間は継続して出力されるので、保
護段数部１３はこの一致パルスｕを所定の回数連続して
入力された時点でそれまで制御信号ｗをオフにして出力
していたのを再び一致パルスｕに同期させて出力し、ク
ロック制御部１４からクロック信号θが出力されるのを
解除する。これにより、メインカウンタ部１５からは内
部フレームパルスμが出力されるので以後、フレーム位
相比較部１２からは引続き一致パルスｕが出力し、内部
フレームパルスｔとフレーム検出パルスｕとの位相同期
が確立する。また、メインカウンタ部１５からは、この
内部フレームパルスｔと同じ内部フレームパルスδが回
線終端装置内部の他の回路へ供給され、入力データ信号
ａと位相同期の確立したフレーム同期パルスとして使用
される。

【０００４】

【発明が解決しようとする課題】この従来のフレーム同
期回路では、データ遅延素子以外の回路部分は全て１個
のゲートアレイで構成し、データ遅延素子は既存のもの
を使用していたため、データ遅延素子の分回路内の実装
スペースが制約されるとともに価格が高くなる。

【０００５】

【課題を解決するための手段】本発明によるフレーム同
期回路は、マルチフレーム構成のデータ信号の第１フレ
ームおよび前記第１フレームに後続する第２フレームに
付加される第１および第２フレームビット（図２におけ
る入力データ信号ａのＦ１およびＦ２）を検出して第１
および第２フレーム検出パルス（図１および図２におけ
る第１フレーム検出パルスｂおよび第２フレーム検出パ
ルスｃ）を出力する第１および第２の手段（図１におけ
る第１フレーム検出部１および第２フレーム検出部２）
と、前記第１フレーム検出パルスと前記第１フレーム対
応の第１内部フレームパルスあるいは有意信号としての
第１の固定信号との位相を比較して一致・不一致を判定
し、第１の制御信号（図１における制御信号ｆ）を出力
する第３の手段（図１における第１フレーム位相比較部
３と判定回路部４）と、前記第１の制御信号が前記一致
の制御信号のときは前記第２フレーム検出パルスを通過
させ、前記第１の制御信号が前記不一致の制御信号のと
きは前記第２フレーム検出パルスの通過を阻止して出力
を有意信号としての前記第２の固定信号にする第４の手
段（図１におけるマスク回路部５）と、前記第２フレー
ム検出パルスと前記第２フレーム対応の第２内部フレー
ムパルスおよび有意信号としての第２の固定信号のいず
れかとの位相を比較して一致・不一致を判定し、第２の
制御信号（図１における制御信号ｉ）を出力する第５の
手段（図１における保護段数部７）と、前記第５の手段
から前記一致の第２の制御信号を所定時間入力される
と、前記一致の第２の制御信号に同期した第３の制御信
号（図１における内部第１フレームパルスｘと内部第２
フレームパルスｙおよび図２における内部第１フレーム
パルスｐと内部第２フレームパルスｑ）を出力し、前記
不一致の第２の制御信号を所定時間入力されると、前記
第３の制御信号をオフにする第６の手段（図１における
クロック制御部８）と、前記一致の第２の制御信号に同
期した前記第３の制御信号が入力されると、前記一致の
第２の制御信号に同期した前記第１および第２内部フレ
ームパルスを出力し、前記不一致の第２の制御信号に対
応した前記オフの第３の制御信号が入力されると、前記
第１および第２内部フレームパルスを有為信号としての
前記第１の固定信号にする第７の手段（図１におけるメ
インカウンタ部９）とを備える。

【０００６】

【実施例】次に、本発明について図面を参照して説明す
る。本発明の一実施例を示す図１を参照すると、フレー
ム同期回路は、マルチフレーム構成の入力データ信号ａ
の第１フレームに付加されているフレームビットＦ１を
検出して第１フレーム検出パルスｂを出力する第１フレ
ームパターン検出部１および第２フレームに付加されて
いるフレームビットＦ２を検出して第２フレーム検出パ
ルスｃを出力する第２フレームパターン検出部２と、第
１フレーム検出パルスｂと内部第１フレームパルスｘと
の位相を比較し、両者の位相が一致しているときは一致
パルスｄを出力し、一致していないときは不一致パルス
ｅを出力する第１フレーム位相比較部３と、一致パルス
ｄを入力されたときに出力の制御信号ｆをオンにし、不
一致パルスｅを入力されたときに制御信号ｆをオフにし
てそれぞれ保持する判定回路部４とを備える。また、こ
のフレーム同期は、制御信号ｆがオンのときに第２フレ
ーム検出パルスｃを通過させ、制御信号ｆがオフのとき
に第２フレーム検出パルスｃの通過を阻止するマスク回
路部５と、第２フレーム検出パルスｃと内部第２フレー
ムパルスｙとの位相を比較し、両者の位相が一致してい
るときは一致パルスｇを出力し、一致していないときは
不一致パルスｈを出力する第２フレーム位相比較部６
と、一致パルスｇを所定回数入力されたときに制御信号
ｉを一致パルスｇに同期させて出力し、不一致パルスｈ
を所定回数入力されたときに出力の制御信号ｉをオフに
保持する保護段数部７と、制御信号ｉが一致パルスｇに
同期した信号のときにクロック信号ｊを一致パルスｇに
同期させてクロック信号ｋとして出力し、制御信号ｉが
オフのときにクロック信号ｋの出力を停止するクロック
制御部８と、一致パルスｇに同期したクロック信号ｋを
入力されるフレーム同期機能が正常状態の通常時は内部
フレームパルスｘとして内部フレームパルスｍを出力お
よび内部フレームパルスｙとして内部フレームパルスｎ
を出力し、フレーム同期機能の異常時は内部フレームパ
ルスｘとして内部フレームパルスｐおよび内部フレーム
パルスｙとして内部フレームパルスｑをそれぞれ出力
し、更に、クロック信号ｋを所定時間入力されない状態
のときは、内部フレームパルスｘおよびｙを高レベルに
保持するメインカウンタ部９とから構成される。

【０００７】図２を図１と併せて参照して詳述すると、
入力データ信号ａは４マルチフレームＭＦ１〜ＭＦ４で
構成され、第１フレームＭＦ１および第２フレームＭＦ
２にフレームビットＦ１およびフレームビットＦ２が付
加されている。第１フレーム検出部１は、入力データ信
号ａを入力されて第１フレームＭＦ１のフレームビット
Ｆ１を検出し、第１フレーム検出パルスｂを出力する。
また、第２フレーム検出部２は、入力データ信号ａを入
力されて第２フレームＭＦ２のフレームビットＦ２を検
出し、第２フレーム検出パルスｃを出力する。第１フレ
ーム位相比較部３は、通常時はメインカウンタ部９から
内部フレームパルスｘとして内部フレームパルスｍを入
力されて第１フレーム検出パルスｂとの位相を比較し、
両者の位相が一致していることを示す一致パルスｄを出
力する。また、第１フレーム位相比較部３は、異常時は
メインカウンタ部９から内部フレームパルスｘとして内
部フレームパルスｐを入力されて第１フレーム検出パル
スｂとの位相を比較し、両者の位相が一致していないこ
とを示す不一致パルスｅを出力する。判定回路部４は、
一致パルスｄを入力されたときに出力の制御信号ｆをオ
ンにし、不一致パルスｅを入力されたときに制御信号ｆ
をオフにしてそれぞれ保持する。マスク回路部５は、制
御信号ｆがオンのときに第２フレーム検出パルスｃを通
過させ、制御信号ｆがオフのときには第２フレーム検出
パルスｃの通過を阻止してオフに保持する。第２フレー
ム位相比較部６は、通常時はメインカウンタ部９から内
部フレームパルスｙとして内部フレームパルスｎを入力
されて第２フレーム検出パルスｃとの位相を比較し、位
相が一致していることを示す一致パルスｇを出力する。
また、第２フレーム位相比較部６は、異常時はマスク回
路部５から高レベルの固定信号を入力されるので、メイ
ンカウンタ部９から内部フレームパルスｙとして内部フ
レームパルスｑを入力されたときに強制的に不一致パル
スｈを出力する。保護段数部７は、一致パルスｇを所定
の回数連続して入力されると、フレーム同期機能が正常
であるとみなして制御信号ｉを一致パルスｇに同期させ
て出力し、また、不一致パルスｈを所定の回数連続して
入力されて保護段数が外れると、フレーム同期機能に異
常があるとみなして制御信号ｉをオフにして保持する。
クロック制御部８は制御信号ｉが一致パルスｇに同期し
た信号のときは、回線終端装置内部の他の回路から入力
されるクロック信号ｊを一致パルスｇに同期させてクロ
ック信号ｋとして出力し、制御信号ｉがオフのときはク
ロック信号ｊの入力にかかわらずクロック信号ｋの出力
をオフにする。つまり、クロック信号ｋは一致パルスｇ
に同期して出力される。メインカウンタ部９は、通常時
は一致パルスｇに同期したクロック信号ｋを入力されて
第１フレーム検出パルスｂに同期した内部フレームパル
スｍおよび第２フレーム検出パルスｃに同期した内部フ
レームパルスｎを継続的に出力する。このときの内部フ
レームパルスｍと内部フレームパルスｎとの時間間隔
は、入力データ信号ａの第１フレームＭＦ１と第２フレ
ームＭＦ２との時間間隔と同じになるように予めメイン
カウンタ部９の内部で設定されて出力される。ここで、
フレーム同期機能に異常が発生した場合には、一致パル
スｇは真に第２フレーム検出パルスｃと内部第２フレー
ムパルスｎとが同期したことによるものではなく、偽り
のパルスとして出力される場合があり、このとき、メイ
ンカウンタ部９は偽りの一致パルスｇに同期したクロッ
ク信号ｋを入力されて第１フレーム検出パルスｂおよび
第２フレーム検出パルスｃとは位相がずれている内部第
１フレームパルスｐおよび内部第２フレームパルスｑを
それぞれ出力する。フレーム同期機能の異常が即時に回
復しなければ、メインカウンタ部９は内部第１フレーム
パルスｐおよび内部第２フレームパルスｑを継続して出
力し続けるので、第２フレーム位相比較部６から所定の
回数連続して不一致パルスｈが出力されると、保護段数
部７の保護段数が外れるので、クロック制御部８からの
クロック信号ｋの出力が停止する。メインカウンタ部９
はクロック信号ｋの入力を所定時間継続して停止される
と、それまで出力していた内部第１フレームパルスｐお
よび内部第２フレームパルスｑを高レベルに保持し、次
の新しいフレーム位相を捜す。つまり、第１フレーム位
相比較器３は、メインカウンタ部９より高レベルの固定
信号を入力されてから、第１フレーム検出部１より最初
の第１フレーム検出パルスｂを入力された時点で一致パ
ルスｄを出力する。このとき一致パルスｄは、高レベル
の固定信号が入力されている間継続して出力されるの
で、この間判定回路部４は出力をオンにして保持し続
け、マスク回路部５は継続して第２フレーム検出パルス
ｃを通過させる。このとき、第２フレーム位相比較部６
はメインカウンタ部９より高レベルの固定信号を入力さ
れているので、第２フレーム検出パルスｃに同期させて
一致パルスｇを出力する。したがって、保護段数部７は
この一致パルスｇを所定の回数連続して入力された時点
でそれまで制御信号ｉをオフにして保持していたのを再
び一致パルスｇに同期させて出力するので、クロック制
御部８からクロック信号ｋが出力するのを解除する。こ
れにより、メインカウンタ部９からは内部第１フレーム
パルスｍおよび内部第２フレームパルスｎが出力される
ので以後、パターン位相比較器３からは引続き一致パル
スｄが出力およびパターン位相比較器６からは一致パル
スｇが出力し、第１フレーム検出パルスｂおよび第２フ
レーム検出パルスｃとの位相同期が確立する。また、メ
インカウンタ部９からは、この内部第１フレームパルス
ｘおよび内部第２フレームパルスｙと同じ内部フレーム
パルスｚが回線終端装置内部の他の回路へ供給され、入
力データ信号ａと位相同期の確立したフレーム同期パル
スとして使用される。

【０００８】なお、上述において、マルチフレーム構成
として４マルチフレーム構成の実施例について説明した
が、それ以外の複数のマルチフレーム構成の場合につい
ても同様に実施できる。また、フレームビットとして第
１フレームビットおよび第２フレームビットを使用し、
マルチフレームの先頭の第１フレームに第１フレームビ
ットを、および第１フレームに後続する第２フレームに
第２フレームビットを付加する実施例について説明した
が、それ以外の複数のフレームビットを使用しても、ま
た、第１フレームおよび第２フレーム以外のフレームに
それらのフレームビットを付加した場合でも同様に実施
できる。

【０００９】また、このフレーム同期回路は全て１個の
ゲートアレイで構成できる。

【００１０】

【発明の効果】以上説明したように本発明によれば、デ
ータ遅延素子を使用しないため、安価でかつ小規模な回
路構成で実現できる。

【図面の簡単な説明】

【図１】本発明の一実施例のフレーム同期回路を示すブ
ロック図である。

【図２】同実施例のフレーム同期回路の動作を説明する
タイミングチャートである。

【図３】従来のフレーム同期回路を示すブロック図であ
る。

【図４】従来のフレーム同期回路の動作を説明するタイ
ミングチャートである。

【符号の説明】

１ 第１フレーム検出部 ２ 第２フレーム検出部 ３ 第１フレーム位相比較部 ４ 判定回路部 ５ マスク回路部 ６ 第２フレーム位相比較部 ７ 保護段数部 ８ クロック制御部 ９ メインカウンタ部 ａ 入力データ信号 ｂ 第１フレーム検出パルス ｃ 第２フレーム検出パルス ｄ 一致パルス ｅ 不一致パルス ｆ 制御信号 ｇ 一致パルス ｈ 不一致パルス ｉ 制御信号 ｊ クロック信号 ｋ クロック信号 ｘ 内部第１フレームパルス ｙ 内部第２フレームパルス ｚ 内部フレームパルス

Claims (1)

【特許請求の範囲】
1. 【請求項１】マルチフレーム構成のデータ信号の第１フ
   レームおよび前記第１フレームに後続する第２フレーム
   に付加される第１および第２フレームビットを検出して
   第１および第２フレーム検出パルスを出力する第１およ
   び第２の手段と、 前記第１フレーム検出パルスと前記第１フレーム対応の
   第１内部フレームパルスあるいは有意信号としての第１
   の固定信号との位相を比較して一致・不一致を判定し、
   第１の制御信号を出力する第３の手段と、 前記第１の制御信号が前記一致の制御信号のときは前記
   第２フレーム検出パルスを通過させ、前記第１の制御信
   号が前記不一致の制御信号のときは前記第２フレーム検
   出パルスの通過を阻止して出力を有意信号としての前記
   第２の固定信号にする第４の手段と、 前記第２フレーム検出パルスと前記第２フレーム対応の
   第２内部フレームパルスおよび有意信号としての第２の
   固定信号のいずれかとの位相を比較して一致・不一致を
   判定し、第２の制御信号を出力する第５の手段と、 前記第５の手段から前記一致の第２の制御信号を所定時
   間入力されると、前記一致の第２の制御信号に同期した
   第３の制御信号を出力し、前記不一致の第２の制御信号
   を所定時間入力されると、前記第３の制御信号をオフに
   する第６の手段と、 前記一致の第２の制御信号に同期した前記第３の制御信
   号が入力されると、前記一致の第２の制御信号に同期し
   た前記第１および第２内部フレームパルスを出力し、前
   記不一致の第２の制御信号に対応した前記オフの第３の
   制御信号が入力されると、前記第１および第２内部フレ
   ームパルスを有為信号としての前記第１の固定信号にす
   る第７の手段と、 を備えることを特徴とするフレーム同期回路。