JPH05299624A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 LSIの動作周波数を低下させることなく、消
費電力を抑制することが可能な半導体集積回路装置の提
供を目的とする。 【構成】 LSIチップ１に給電される電源電圧をそれぞ
れ電圧が異なる電源線24, 25として２系統設けておき、
高速動作型論理ゲート又は機能セル22には比較的高電圧
の電源電圧を電源線25にて、低速動作型論理ゲート又は
機能セル21, 23には比較的低電圧の電源電圧を電源線24
にてそれぞれ給電する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、相補型論理機能素子を
有するマスタスライス方式のゲートアレイにて構成され
る論理回路を備えた半導体集積回路装置に関する。

【０００２】

【従来の技術】近年、微細化技術の進歩によりゲートア
レイのゲート規模，動作スピードは年々向上している。
その中でも、CMOSゲートアレイはゲート数が10万を越
え、動作周波数は50MHz を越えている。このため、低消
費電力を長所としてきたCMOSゲートアレイも消費電力が
2W乃至3Wを越えるものも出現しており、消費電力の低減
が求められるようになっている。サブミクロンからハー
フミクロンの時代に入り、トランジスタの信頼性の面か
ら低電源電圧化が進められているが、消費電力の面から
も電源電圧の低電圧化が必要になりつつある。

【０００３】従来、ロジックLSI は５Ｖの単一電源電圧
で広く使用されてきた。図８の模式図にASICの代表的な
デバイスであるゲートアレイの構成を示す。

【０００４】図８において参照符号１は LSIチップを示
しており、大きくは I/Oバッファ等が構成される周辺回
路配置領域２及びは内部配線チャネル領域３とで構成さ
れている。内部配線チャネル領域３には、論理ゲート配
置領域４が設けられており、この内部論理ゲート領域４
には一例として２入力NANDゲート７及び８，インバータ
９等にて論理回路が構成されている。また、ゲート７と
ゲート８とは信号線10接続にて、ゲート８とゲート９と
は信号線11にてそれぞれ接続されており、ゲート９の出
力は出力信号線12から出力される。なお、各論理ゲート
7, 8, ９には電源配線５，接地線６により電源電圧が供
給されている。

【０００５】図９の回路図は論理ゲート7, 8, ９の具体
的なトランジスタ回路を示し、図８と同一の参照符号は
それぞれ対応する部分を示している。

【０００６】このような LSIチップ１上に構成されたゲ
ートアレイでは、 LSIチップ１の周辺回路配置領域２に
配置された I/Oバッファ（図示せず）により外部からの
信号を入力して内部の論理ゲートへ伝達する。この場
合、まず２入力NANDゲート７に外部からの信号が入力さ
れる。この２入力NANDゲート７へ入力されて演算された
結果の信号は信号線10を介して２入力NANDゲート８に入
力される。この２入力NANDゲート８で再度演算された結
果の信号は信号線11を介してインバータ９に送られ、こ
のインバータ９で反転されて信号線12から外部へ出力さ
れる。ここで、論理ゲート7, 8, ９が動作するために供
給される電源電圧は電源配線５と接地配線６とから供給
されており、単一電源電圧となっている。

【０００７】一般的にCMOSの消費電力Ｐは下記式(1) に
て表される。 Ｐ∝ｆＣＶ² …(1) 但し、ｆ：動作周波数 Ｃ：負荷容量 Ｖ：電源電圧

【０００８】従って、CMOSの消費電力Ｐは動作周波数
ｆ，負荷容量Ｃが共に一定である場合は電源電圧Ｖに大
きく左右されることになる。換言すれば、動作周波数
ｆ，負荷容量Ｃが固定されている場合はCMOSの消費電力
Ｐを小さくするためには電源電圧Ｖを下げる必要があ
る。

【０００９】しかし、電源電圧Ｖを下げるた場合には当
然のことながら動作スピードが低下する。また、単一電
源であればチップ全体の電源電圧が低下することになる
ため、 LSIに対して要求される所望の動作が出来なくな
る虞が生じる。

【００１０】

【発明が解決しようとする課題】従来の半導体集積回路
装置であるゲートアレイは上述のように構成され動作す
るので、高速動作する部分の電源電圧はそのまま維持
し、低速動作する部分の電源電圧を下げて消費電力を下
げることにより LSIの性能を維持することが必要であ
る。

【００１１】本発明はこのような事情に鑑みてなされた
ものであり、 LSIの動作周波数を低下させることなく、
消費電力を抑制することが可能な半導体集積回路装置の
提供を目的とする。

【００１２】

【課題を解決するための手段】本発明に係る半導体集積
回路装置は、端的には LSIチップに給電される電源電圧
をそれぞれ電圧が異なる２系統設けておき、高速動作す
る論理回路には比較的高電圧の電源電圧を、低速動作す
る論理回路には比較的低電圧の電源電圧をそれぞれ給電
するように構成している。

【００１３】また、本発明に係る半導体集積回路装置
は、 LSIへに給電される電源電圧をそれぞれ電圧が異な
る複数系統設けておき、それぞれの論理回路の特性に応
じた電圧の電源電圧をそれぞれ給電するように構成して
いる。

【００１４】更に本発明の半導体集積回路装置は、 LSI
へに給電される電源電圧をそれぞれ電圧が異なる２系統
設けておき、前記２系統の電源配線の内の比較的高電圧
を給電する電源配線を論理回路のドライバ部に、比較的
低電圧を給電する電源配線を論理回路の論理／演算部に
それぞれ給電するように構成している。

【００１５】

【作用】本発明の半導体集積回路装置では、２系統の電
源電圧の内の比較的高電圧が高速動作する論理回路に給
電されるので、この論理回路は所定の速度で高速動作
し、また比較的低電圧が低速動作する論理回路に給電さ
れるので、この論理回路では消費電力が抑制される。

【００１６】また本発明の半導体集積回路装置では、複
数の論理回路にそれぞれの特性に応じて異なる電源電圧
が給電されるので、各論理回路においては動作速度のみ
ならず種々の特性に応じて高電圧が必要な論理回路には
高電圧の電源電圧が与えられて所望の特性が発揮され、
高電圧が必要でない論理回路では消費電力が抑制され
る。

【００１７】更に本発明の半導体集積回路装置では、２
系統の電源電圧の内の比較的低電圧が論理回路を構成す
る論理／演算部に、比較的高電圧が論理回路を構成し論
理／演算部を駆動するドライバ部にそれぞれ給電される
ので、負荷容量が比較的小さい論理／演算部では消費電
力が抑制され、比較的負荷容量が大きいドライバ部は高
速動作する。

【００１８】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。

【００１９】図１は本発明の半導体集積回路装置の第１
の実施例の構成例を示すブロック図である。なお、この
図１においては、前述の従来例の説明で参照した図８及
び図９と同一の参照符号は同一又は相当部分を示してい
る。

【００２０】図１は LSIチップ１上に構成された本発明
の半導体集積回路装置の一部を示しており、その内部論
理ゲート配置領域４には低速動作する論理回路としての
低速動作型論理ゲート又は機能セル21及び23と、高速動
作する論理回路としての高速動作型論理ゲート又は機能
セル22とが形成されている。また内部論理ゲート配置領
域４の周囲の配線チャネル領域３には低電圧電源線24、
高電圧電源線25及び接地配線６が設けられている。

【００２１】低速動作型論理ゲート又は機能セル21及び
23は低電圧電源線24及び接地線６と接続されており、低
電圧の電源電圧を供給されて動作する。また、高速動作
型論理ゲート又は機能セル22は高電圧電源線25及び接地
線６と接続されており、低電圧電源線24よりも高い電圧
の電源電圧が供給されて動作する。

【００２２】図２は上述の第１の実施例を具体化したト
ランジスタ回路を示す回路図である。

【００２３】図２において、参照符号７は低速動作型論
理ゲート又は機能セル21としての２入力NANDゲートを、
８は高速動作型論理ゲート又は機能セル22としての２入
力NANDゲートを、９は低速動作型論理ゲート又は機能セ
ル23としてのインバータをそれぞれ示している。そし
て、２入力NANDゲート７の出力端子と２入力NANDゲート
９の入力端子とは信号線10にて接続されており、２入力
NANDゲート８の出力端子とインバータ９の入力端子とは
信号線11にて接続されており、インバータ９の出力端子
からは信号線12が延出されている。また、参照符号24は
低電圧電源線であり、25は高電圧電源線25であり、更に
６は接地配線であることは図１と同様である。

【００２４】このような回路においてたとえば、２入力
NANDゲート８とインバータゲート９との間の信号線11が
他の信号線10, 12に比して配線容量が大きい場合、２入
力NANDゲート８のドライブ能力を大きくする必要があ
る。しかし、消費電力を下げるために電圧を下げると負
荷容量が大きいために極端に遅延時間が長くなり、高速
動作型論理ゲート又は機能セル22としの２入力NANDゲー
ト８の動作スピードが低下する。このため、２入力NAND
ゲート８を高速動作可能とするために高電圧電源線25と
接続している。

【００２５】一方、低速動作型論理ゲート又は機能セル
21, 23としての２入力NANDゲート７及びインバータ９は
電圧を下げても所望の遅延時間で動作する。換言すれ
ば、所望の動作スピードを維持出来る。このため、これ
らの２入力NANDゲート７及びインバータゲート９は消費
電力を下げるために低電圧電源24と接続している。

【００２６】図２に示されている第１の実施例の具体的
なトランジスタ回路の構成では、ゲートの負荷容量の大
小により高電圧または低電圧のいずれかと接続するよう
に構成している。しかし、そのような事情には拘わらず
に、高速動作型ゲートは高電圧電源線25から、低速動作
型ゲートは低電圧電源線24から給電するようにしてもよ
いことは勿論である。

【００２７】また、上記第１の実施例では電源電圧の系
統 (電圧の種類) を２系統としているが、図３に示され
ているように、３系統以上の複数の電源電圧を設け、各
論理ゲート又は機能セルが所望の動作スピードを達成出
来る最大許容電圧を供給できる電源とそれぞれ接続して
消費電力を抑制するような第２の実施例も実現可能であ
る。以下、そのような第２の実施例について説明す
る。。

【００２８】図３において、参照符号33は高速動作型論
理ゲート又は機能セルを、34は中速動作型論理ゲート又
は機能セルを、35は低速動作型論理ゲート又は機能セル
を、36は低消費電力型論理ゲート又は機能セルをそれぞ
れ示している。また、参照符号37, 38, 39, 40はいずれ
も電源線を、参照符号６は接地線をそれぞれ示してい
る。なお、各電源線37, 38, 39, 40は、電源線37が最も
高電圧に、以下電源線38, 39, 40の順に順次低電圧に設
定されている。

【００２９】そして、高速動作が必要な高速動作型論理
ゲート又は機能セル33は電源電圧の最も高い電源線37と
接続され、中程度の動作スピードでよい中速動作型論理
ゲート又は機能セル34は電源線37よりも低い電源電圧を
供給する電源線38と接続され、低速動作でも LSI全体の
動作に支障をきたさない低速動作型論理ゲート又は機能
セル35は更に低電圧の電源線39と接続され、また更に低
速動作してでも低消費電力とすることが必要なセル36は
LSIが動作可能な最小許容電力を供給する電源線40と接
続されている。なお、接地線６は各セル33, 34, 35, 36
と接続されている。

【００３０】このように、本発明の半導体集積回路装置
の第２の実施例では、各論理ゲート又は機能セルの動作
スピードに適した電源電圧を供給するので、無駄がな
く、消費電力を最小限に抑えることが出来る。

【００３１】なお、上記第１及び第２のいずれの実施例
とも、メタル配線工程 (ゲートアレイではスライス工
程) において各論理ゲート又は機能セル21, 22, 23, 7,
8, 9,33, 34, 35, 36 と電源線24, 25, 37, 38, 39, 4
0とを接続することにより電源電圧の選択を行うことが
可能である。従って、本発明の半導体集積回路装置では
各論理ゲート又は機能セルへの供給電圧の変更をメタル
配線工程において任意に行える。

【００３２】ところで、図１に示されている第１の実施
例では電源電圧を２系統接続した場合について説明した
が、この場合の電源電圧の具体的な配線方法 (レイアウ
ト)として、１系統は第１層配線層を使用し、もう１系
統は第３層目の配線層を使用して供給するような構成例
も実現可能である。図４の模式図にそのような構成例を
示す。

【００３３】図４において、参照符号21, 23は低速動作
型論理ゲート又は機能セルを、22は高速動作型論理ゲー
ト又は機能セルをそれぞれ示しており、前述の図１に示
されている第１の実施例の場合と同様である。また、参
照符号42は第３層目の配線層による低電圧電源線を、43
は第１層目の配線層による高電圧電源線を、６は接地線
をそれぞれ示している。なお、図４に示されている構成
とは逆に、第１層目を低電圧配線層に、第３層目を高電
圧配線層にすることも可能である。

【００３４】この図４に示されている構成例では、第３
層目の配線層を使用しているが、その代わりに第２層目
の配線層を使用してもよい。また、第３層目の配線層の
代わりにウェルコンタクト領域から電源電圧を供給する
ようにして２系統の電源電圧の供給をウェル配線層と第
１層目とを使用して行ってもよい。この場合には、ウェ
ルコンタクト領域をシリサイド化（低抵抗化) すれば抵
抗値が下がるので電源線として充分使用可能になる。

【００３５】図５の模式図にウェル層を使用する場合の
構成例を示す。図５において、参照符号45はゲート電
極、46はトランジスタのソース領域、47はウェル層のコ
ンタクト領域、48はコンタクトホール、49は第１層目の
配線 (ソースとウェル層との接続用) をそれぞれ示して
いる。図６は図５の一点鎖線における断面図であり、参
照符号50はウェル層のコンタクト領域の表面をシリサイ
ド化して低抵抗化した部分、51はウェル層である。

【００３６】この構成例では、論理ゲート又は機能セル
それぞれに供給される電源電圧は１種類（単一) である
が、一つのセルに供給される電源電圧は複数であっても
よい。図７のブロック図にそのような第３の実施例を示
す。図７において、参照符号52は機能セルを、53は論理
部 (又は演算部) を、54はドライバ部を、6 は接地線を
それぞれ示している。

【００３７】機能セル52の論理部 (又は演算部)53 は負
荷容量が比較的小さいので、低電圧を給電しても動作に
はそれ程の影響はない。しかし、ドライバ部54は負荷駆
動能力を高めておかないと負荷が大きいために動作スピ
ードに影響を及ぼす。従って、論理部53は低電圧電源24
から、ドライバ部54は高電圧電源25からそれぞれ電源電
圧が供給されるようにすれば、動作スピードを低下させ
ることなしに消費電力を抑制することが出来る。

【００３８】このように本発明の半導体集積回路装置で
は、２系統あるいは複数系統の電源電圧がそれぞれの論
理回路の特性に応じて給電されるので、全体の処理速度
の低下を回避しつつ消費電力の抑制を図ることが可能に
なる。また、２系統あるいは複数系統の電源配線を、集
積回路の製造時のメタル配線構成（ゲートアレイではス
ライス行程）において選択的に行えるので比較的容易で
あり、また集積回路の異なる配線層、たとえばウェル配
線層と第１層目の配線層とを利用して配線すればレイア
ウト面積を著しく増加させることもない。

【００３９】

【発明の効果】以上に詳述したように本発明の半導体集
積回路装置によれば、２系統の電源電圧の内の比較的高
電圧が高速動作する論理回路に給電されるので、この論
理回路は所定の速度で高速動作して全体の処理速度の低
下が回避され、また比較的低電圧が低速動作する論理回
路に給電されるので、この論理回路では消費電力が抑制
される。

【００４０】また本発明の半導体集積回路装置によれ
ば、複数の論理回路にそれぞれの特性に応じて異なる電
源電圧が給電されるので、各論理回路においては動作速
度のみならず種々の特性に応じて高電圧が必要な論理回
路には高電圧の電源電圧が与えられて所望の特性が発揮
されて全体の処理速度の低下が回避され、高電圧が必要
でない論理回路では消費電力が抑制される。

【００４１】更に本発明の半導体集積回路装置によれ
ば、２系統の電源電圧の内の比較的低電圧が論理回路を
構成する論理／演算部に、比較的高電圧が論理回路を構
成し論理／演算部を駆動するドライバ部にそれぞれ給電
されるので、負荷容量が比較的小さい論理／演算部では
消費電力が抑制され、比較的負荷容量が大きいドライバ
部は高速動作して全体の処理速度の低下が回避される。

【図面の簡単な説明】

【図１】本発明の半導体集積回路装置の第１の実施例の
構成の一例を示すブロック図である。

【図２】図１の実施例を具体化したトランジスタ回路を
示す回路図である。

【図３】本発明の半導体集積回路装置の第２の実施例の
構成の一例を示すブロック図である。

【図４】本発明の半導体集積回路装置の他の構成例を示
す模式図である。

【図５】図４の実施例の他の構成例を示す模式図であ
る。

【図６】図５の一点鎖線における断面図である。

【図７】本発明の半導体集積回路装置の第３の実施例の
構成の一例を示すブロック図である。

【図８】従来例を示す模式図である。

【図９】図８の模式図の具体的なトランジスタ回路を示
す回路図である。

【符号の説明】

１ LSIチップ 24 電源線 25 電源線 37 電源線 38 電源線 39 電源線 40 電源線 42 電源線 43 電源線 52 機能セル

Claims (3)

【特許請求の範囲】
1. 【請求項１】 高速動作型論理回路と、低速動作型論理
   回路と、各論理回路に電源電圧を給電する電源配線とを
   半導体チップ上に備えた半導体集積回路装置において、 前記電源配線は電圧が異なる２系統が設けられており、 前記２系統の電源配線の内の比較的高電圧を給電する電
   源配線を前記高速動作型論理回路に、比較的低電圧を給
   電する電源配線を前記低速動作型論理回路にそれぞれ接
   続してあることを特徴とする半導体集積回路装置。
2. 【請求項２】 異なる動作速度，性能，特性の論理回路
   複数と、各論理回路に電源電圧を給電する電源配線とを
   半導体チップ上に備えた半導体集積回路装置において、 前記電源配線はそれぞれ電圧が異なる複数系統が設けら
   れており、 前記複数の論理回路それぞれの動作速度，性能，特性に
   応じた最小許容電圧値に対応して前記複数系統の電源配
   線のいずれかをそれぞれ接続してあることを特徴とする
   半導体集積回路装置。
3. 【請求項３】 論理／演算部と、該論理／演算部を駆動
   するドライバ部とを有する論理回路と、該論理回路に電
   源電圧を給電する電源配線とを半導体チップ上に備えた
   半導体集積回路装置において、 前記電源配線は電圧が異なる２系統が設けられており、 前記２系統の電源配線の内の比較的高電圧を給電する電
   源配線を前記ドライバ部に、比較的低電圧を給電する電
   源配線を前記論理／演算部にそれぞれ接続してあること
   を特徴とする半導体集積回路装置。