JPH0529896A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0529896A JPH0529896A JP3206173A JP20617391A JPH0529896A JP H0529896 A JPH0529896 A JP H0529896A JP 3206173 A JP3206173 A JP 3206173A JP 20617391 A JP20617391 A JP 20617391A JP H0529896 A JPH0529896 A JP H0529896A
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- JP
- Japan
- Prior art keywords
- clock signal
- circuit
- output
- semiconductor integrated
- controlled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 高速かつ安定なクロック信号を出力すること
ができる半導体集積回路を得る。 【構成】 クロック信号ＣＬＫにより動作状態が制御さ
れて互いに逆論理の第１及び第２の出力信号を出力する
相補出力回路１と、これら第１，第２の出力信号を入力
として内部クロック信号ＣＬＫ′を発生するクロック発
生回路２と、第１，第２の出力信号を入力とし、かつ内
部クロック信号により動作状態が制御されるＤフリップ
フロップ３とで構成される。
ができる半導体集積回路を得る。 【構成】 クロック信号ＣＬＫにより動作状態が制御さ
れて互いに逆論理の第１及び第２の出力信号を出力する
相補出力回路１と、これら第１，第２の出力信号を入力
として内部クロック信号ＣＬＫ′を発生するクロック発
生回路２と、第１，第２の出力信号を入力とし、かつ内
部クロック信号により動作状態が制御されるＤフリップ
フロップ３とで構成される。
Description
【０００１】本発明は半導体集積回路に関し、特にクロ
ック信号を自動的に発生する半導体集積回路に関する。
ック信号を自動的に発生する半導体集積回路に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路は、図６
に示すように、第１クロック信号ＣＬＤ１により動作状
態が制御される相補出力回路１と、相補出力回路１の出
力信号を入力として第２クロック信号ＣＬＫ２により動
作状態が制御されるＤフリップフロップ３を有してい
る。第１クロック信号ＣＬＫ１の変化により相補出力回
路１が動作を開始し、その出力信号を出力した後、第２
クロック信号ＣＬＫ２が変化をし、その出力信号をＤフ
リップフロップ３に取り込んでいる。
に示すように、第１クロック信号ＣＬＤ１により動作状
態が制御される相補出力回路１と、相補出力回路１の出
力信号を入力として第２クロック信号ＣＬＫ２により動
作状態が制御されるＤフリップフロップ３を有してい
る。第１クロック信号ＣＬＫ１の変化により相補出力回
路１が動作を開始し、その出力信号を出力した後、第２
クロック信号ＣＬＫ２が変化をし、その出力信号をＤフ
リップフロップ３に取り込んでいる。
【０００３】
【発明が解決しようとする課題】この従来の半導体集積
回路では、相補出力回路１の動作状態を制御する第１ク
ロック信号ＣＬＫ１とは別の第２クロック信号ＣＬＫ２
によりＤフリップフロップ３を制御しているため、Ｄフ
リップフロップ３の確実な相補出力回路の出力の取り込
みと回路全体の高速化とのトレードオフが発生する。こ
のため、第２クロック信号ＣＬＫ２のタイミング設計が
容易ではないという問題があった。本発明の目的は、高
速かつ安定なクロック信号を出力することができる半導
体集積回路を提供することにある。
回路では、相補出力回路１の動作状態を制御する第１ク
ロック信号ＣＬＫ１とは別の第２クロック信号ＣＬＫ２
によりＤフリップフロップ３を制御しているため、Ｄフ
リップフロップ３の確実な相補出力回路の出力の取り込
みと回路全体の高速化とのトレードオフが発生する。こ
のため、第２クロック信号ＣＬＫ２のタイミング設計が
容易ではないという問題があった。本発明の目的は、高
速かつ安定なクロック信号を出力することができる半導
体集積回路を提供することにある。
【０００４】
【課題を解決するための手段】本発明の半導体集積回路
は、クロック信号により動作状態が制御されて互いに逆
論理の第１及び第２の出力信号を出力する相補出力回路
と、これら第１，第２の出力信号を入力として内部クロ
ック信号を発生するクロック発生回路と、第１，第２の
出力信号を入力とし、かつ内部クロック信号により動作
状態が制御されるＤフリップフロップとで構成される。
は、クロック信号により動作状態が制御されて互いに逆
論理の第１及び第２の出力信号を出力する相補出力回路
と、これら第１，第２の出力信号を入力として内部クロ
ック信号を発生するクロック発生回路と、第１，第２の
出力信号を入力とし、かつ内部クロック信号により動作
状態が制御されるＤフリップフロップとで構成される。
【０００５】
【作用】本発明によれば、相補出力回路の出力信号に基
づいてクロック発生回路で内部クロック信号を発生し、
この内部クロック信号によりＤフリップフロップを制御
する。
づいてクロック発生回路で内部クロック信号を発生し、
この内部クロック信号によりＤフリップフロップを制御
する。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。１は
クロック信号ＣＬＫにより動作状態が制御され、第１の
出力信号Ｑと、この第１の出力信号と論理的に反対の第
２の出力信号Ｑ* （負論理出力）を出力する相補出力回
路である。又、２は相補出力回路１の出力信号Ｑ，Ｑ*
を入力として内部クロック信号ＣＬＫ′を発生するクロ
ック発生回路である。更に、３は相補出力回路１の出力
信号Ｑ，Ｑ* を入力とし、内部クロック信号ＣＬＫ′に
より動作状態が制御されるＤフリップフロップである。
る。図１は本発明の一実施例のブロック図である。１は
クロック信号ＣＬＫにより動作状態が制御され、第１の
出力信号Ｑと、この第１の出力信号と論理的に反対の第
２の出力信号Ｑ* （負論理出力）を出力する相補出力回
路である。又、２は相補出力回路１の出力信号Ｑ，Ｑ*
を入力として内部クロック信号ＣＬＫ′を発生するクロ
ック発生回路である。更に、３は相補出力回路１の出力
信号Ｑ，Ｑ* を入力とし、内部クロック信号ＣＬＫ′に
より動作状態が制御されるＤフリップフロップである。
【０００７】この構成によれば、図２にタイミングチャ
ートを示すように、クロック信号ＣＬＫが“Ｌ”レベル
のとき、相補出力回路１の出力Ｑ，Ｑ* は“Ｈ”レベル
にプリチャージされている。このとき、クロック発生回
路２は“Ｌ”レベルを出力している。クロック信号ＣＬ
Ｋが“Ｈ”レベルに変化すると、相補出力回路１は論理
動作を開始し、その出力のＱ，Ｑ* は一方が“Ｌ”レベ
ルに変化する。クロック発生回路２はこの変化を検出
し、その出力である内部クロック信号ＣＬＫ′が“Ｈ”
レベルに変化する。内部クロック信号ＣＬＫ′が“Ｈ”
レベルに変化することにより、Ｄフリップフロップ３は
相補出力回路１の出力信号を取り込みその信号を出力す
る。Ｄフリップフロップ３の出力確定後、クロック信号
ＣＬＫは“Ｌ”レベルに変化し、相補出力回路１はプリ
チャージを開始する。その出力Ｑ，Ｑ* が“Ｈ”レベル
にプリチャージされると、クロック発生回路２からの内
部クロック信号ＣＬＫ′は“Ｌ”レベルに変化する。
ートを示すように、クロック信号ＣＬＫが“Ｌ”レベル
のとき、相補出力回路１の出力Ｑ，Ｑ* は“Ｈ”レベル
にプリチャージされている。このとき、クロック発生回
路２は“Ｌ”レベルを出力している。クロック信号ＣＬ
Ｋが“Ｈ”レベルに変化すると、相補出力回路１は論理
動作を開始し、その出力のＱ，Ｑ* は一方が“Ｌ”レベ
ルに変化する。クロック発生回路２はこの変化を検出
し、その出力である内部クロック信号ＣＬＫ′が“Ｈ”
レベルに変化する。内部クロック信号ＣＬＫ′が“Ｈ”
レベルに変化することにより、Ｄフリップフロップ３は
相補出力回路１の出力信号を取り込みその信号を出力す
る。Ｄフリップフロップ３の出力確定後、クロック信号
ＣＬＫは“Ｌ”レベルに変化し、相補出力回路１はプリ
チャージを開始する。その出力Ｑ，Ｑ* が“Ｈ”レベル
にプリチャージされると、クロック発生回路２からの内
部クロック信号ＣＬＫ′は“Ｌ”レベルに変化する。
【０００８】図３は本発明を具体化した回路の回路図で
あり、図１の構成と対応する部分には同一符号を付して
ある。ここで相補出力回路１は、ＮチャネルＭＯＳＦＥ
Ｔ４ａ〜４ｅと、ＰチャネルＭＯＳＦＥＴ５ａ〜５ｄと
で構成される。又、クロック発生回路２はＮＡＮＤゲー
ト６で構成される。尚、この回路の動作は前記した通り
である。
あり、図１の構成と対応する部分には同一符号を付して
ある。ここで相補出力回路１は、ＮチャネルＭＯＳＦＥ
Ｔ４ａ〜４ｅと、ＰチャネルＭＯＳＦＥＴ５ａ〜５ｄと
で構成される。又、クロック発生回路２はＮＡＮＤゲー
ト６で構成される。尚、この回路の動作は前記した通り
である。
【０００９】図４は本発明の他の回路例を示す回路図で
あり、相補出力回路は図示を省略してある。クロック発
生回路２はＮＯＲゲート７で構成する。又、Ｄフリップ
フロップ３Ａは、ここではクロック信号の立ち下がりに
より入力信号を取り込むように構成してある。この構成
においても、基本的な動作は前記したものと同様であ
る。但し、プリチャージ時、相補出力回路の出力は
“Ｌ”レベル、内部クロック信号が“Ｈ”レベルとな
る。
あり、相補出力回路は図示を省略してある。クロック発
生回路２はＮＯＲゲート７で構成する。又、Ｄフリップ
フロップ３Ａは、ここではクロック信号の立ち下がりに
より入力信号を取り込むように構成してある。この構成
においても、基本的な動作は前記したものと同様であ
る。但し、プリチャージ時、相補出力回路の出力は
“Ｌ”レベル、内部クロック信号が“Ｈ”レベルとな
る。
【００１０】更に、図５に示すように、Ｄフリップフロ
ップ３Ｂは、ここではクロック発生回路２により発生さ
れる内部クロック信号により制御され、相補出力回路の
一方の出力信号のみを入力とするフリップフロップであ
る。動作は前記したものと同様である。
ップ３Ｂは、ここではクロック発生回路２により発生さ
れる内部クロック信号により制御され、相補出力回路の
一方の出力信号のみを入力とするフリップフロップであ
る。動作は前記したものと同様である。
【００１１】
【発明の効果】以上説明したように本発明は、相補出力
回路の出力信号に基づいてクロック発生回路で内部クロ
ック信号を発生し、この内部クロック信号によりＤフリ
ップフロップを制御しているので、高速かつ安定な動作
を容易に得ることができるという効果がある。又、外か
ら付与するクロック信号が１つで済み、半導体集積回路
全体の簡略化を図ることもできるという効果もある。
回路の出力信号に基づいてクロック発生回路で内部クロ
ック信号を発生し、この内部クロック信号によりＤフリ
ップフロップを制御しているので、高速かつ安定な動作
を容易に得ることができるという効果がある。又、外か
ら付与するクロック信号が１つで済み、半導体集積回路
全体の簡略化を図ることもできるという効果もある。
【図１】本発明の半導体集積回路の一実施例のブロック
図である。
図である。
【図２】図１の動作を説明するためのタイムチャートで
ある。
ある。
【図３】図１の具体的な回路の一例を示す回路図であ
る。
る。
【図４】図３の変形例の要部の回路図である。
【図５】更に他の変形例の要部の回路図である。
【図６】従来の半導体集積回路の一例のブロック図であ
る。
る。
１ 相補出力回路 ２ クロック発生回路 ３，３Ａ，３Ｂ Ｄフリップフロップ
Claims (1)
- 【特許請求の範囲】 【請求項１】 クロック信号により動作状態が制御さ
れ、第１の出力信号及びこれと論理的に反対の第２の出
力信号を出力する相補出力回路と、これら第１，第２の
出力信号を入力として内部クロック信号を発生するクロ
ック発生回路と、前記第１，第２の出力信号を入力と
し、かつ前記内部クロック信号により動作状態が制御さ
れるＤフリップフロップとを備えることを特徴とする半
導体集積回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3206173A JPH0529896A (ja) | 1991-07-24 | 1991-07-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3206173A JPH0529896A (ja) | 1991-07-24 | 1991-07-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529896A true JPH0529896A (ja) | 1993-02-05 |
Family
ID=16519021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3206173A Pending JPH0529896A (ja) | 1991-07-24 | 1991-07-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529896A (ja) |
-
1991
- 1991-07-24 JP JP3206173A patent/JPH0529896A/ja active Pending
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