JPH05292582A - クロスコネクトネットワーク - Google Patents
クロスコネクトネットワークInfo
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- JPH05292582A JPH05292582A JP5025833A JP2583393A JPH05292582A JP H05292582 A JPH05292582 A JP H05292582A JP 5025833 A JP5025833 A JP 5025833A JP 2583393 A JP2583393 A JP 2583393A JP H05292582 A JPH05292582 A JP H05292582A
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- Computer Networks & Wireless Communication (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 出力送信信号を確実に送出することができる
クロスコネクトネットワークを提供する。 【構成】 分岐回路２５を介して入力ディジタル信号を
受けるマトリックススイッチングユニット３５，４３を
有する。送信スイッチング回路５７−１〜５７−Ｎは、
マトリックススイッチングユニット３５，４３から入力
ディジタル信号を受ける主および副の送信入力端子５９
−１〜５９−Ｎ，６１−１〜６１−Ｎと、送信出力端子
６３−１〜６３−Ｎとを有する。主の異常信号検出器６
５−１〜６５−Ｎがそれぞれ入力ディジタル信号の異常
を検出した時、副の送信入力端子６１−１〜６１−Ｎか
ら送信出力端子６３−１〜６３−Ｎにそれぞれ入力ディ
ジタル信号を与える。副の異常信号検出器６７−１〜６
７−Ｎがそれぞれ入力ディジタル信号の異常を検出した
時、主の送信入力端子５９−１〜５９−Ｎから送信出力
端子６３−１〜６３−Ｎにそれぞれ入力ディジタル信号
を与える。
クロスコネクトネットワークを提供する。 【構成】 分岐回路２５を介して入力ディジタル信号を
受けるマトリックススイッチングユニット３５，４３を
有する。送信スイッチング回路５７−１〜５７−Ｎは、
マトリックススイッチングユニット３５，４３から入力
ディジタル信号を受ける主および副の送信入力端子５９
−１〜５９−Ｎ，６１−１〜６１−Ｎと、送信出力端子
６３−１〜６３−Ｎとを有する。主の異常信号検出器６
５−１〜６５−Ｎがそれぞれ入力ディジタル信号の異常
を検出した時、副の送信入力端子６１−１〜６１−Ｎか
ら送信出力端子６３−１〜６３−Ｎにそれぞれ入力ディ
ジタル信号を与える。副の異常信号検出器６７−１〜６
７−Ｎがそれぞれ入力ディジタル信号の異常を検出した
時、主の送信入力端子５９−１〜５９−Ｎから送信出力
端子６３−１〜６３−Ｎにそれぞれ入力ディジタル信号
を与える。
Description
【０００１】
【産業上の利用分野】本発明は、第１および第２のマト
リックススイッチングユニットを有するクロスコネクト
ネットワークに関する。
リックススイッチングユニットを有するクロスコネクト
ネットワークに関する。
【０００２】
【従来の技術】図１４を参照すると、従来のクロスコネ
クトネットワークは、第１乃至第Ｎの入力伝送路２３−
１〜２３−２をそれぞれ有する第１乃至第Ｎの信号受信
部２１−１〜２１−Ｎを具備している。これらの第１乃
至第Ｎの信号受信部２１−１〜２１−Ｎは、前記第１乃
至第Ｎの入力伝送路２３−１〜２３−２から第１乃至第
Ｎの入力情報信号を受け、これらの第１乃至第Ｎの入力
情報信号を第１乃至第Ｎの入力電気情報信号にそれぞれ
変換する。ここでは、前記第１乃至第Ｎの入力電気情報
信号は、第１乃至第Ｎの入力ディジタル信号とそれぞれ
呼ばれる。
クトネットワークは、第１乃至第Ｎの入力伝送路２３−
１〜２３−２をそれぞれ有する第１乃至第Ｎの信号受信
部２１−１〜２１−Ｎを具備している。これらの第１乃
至第Ｎの信号受信部２１−１〜２１−Ｎは、前記第１乃
至第Ｎの入力伝送路２３−１〜２３−２から第１乃至第
Ｎの入力情報信号を受け、これらの第１乃至第Ｎの入力
情報信号を第１乃至第Ｎの入力電気情報信号にそれぞれ
変換する。ここでは、前記第１乃至第Ｎの入力電気情報
信号は、第１乃至第Ｎの入力ディジタル信号とそれぞれ
呼ばれる。
【０００３】分岐回路２５は、前記第１乃至第Ｎの入力
ライン２９−１２〜９−Ｎにそれぞれ接続されている第
１乃至第Ｎの入力端子２７−１〜２７−Ｎと、これらの
第１乃至第Ｎの入力端子２７−１〜２７−Ｎにそれぞれ
接続されている主の第１乃至第Ｎの出力端子３１−１〜
３１−Ｎと、前記第１乃至第Ｎの入力端子２７−１〜２
７−Ｎにそれぞれ接続されている副の第１乃至第Ｎの出
力端子３３−１〜３３−Ｎとを有している。第１乃至第
Ｎの入力端子２７−１〜２７−Ｎは、前記第１乃至第Ｎ
の信号受信部２１−１〜２１−Ｎにそれぞれ前記第１乃
至第Ｎの入力ライン２９−１２〜９−Ｎを介してそれぞ
れ接続されていて、前記第１乃至第Ｎの入力ディジタル
信号を受ける。
ライン２９−１２〜９−Ｎにそれぞれ接続されている第
１乃至第Ｎの入力端子２７−１〜２７−Ｎと、これらの
第１乃至第Ｎの入力端子２７−１〜２７−Ｎにそれぞれ
接続されている主の第１乃至第Ｎの出力端子３１−１〜
３１−Ｎと、前記第１乃至第Ｎの入力端子２７−１〜２
７−Ｎにそれぞれ接続されている副の第１乃至第Ｎの出
力端子３３−１〜３３−Ｎとを有している。第１乃至第
Ｎの入力端子２７−１〜２７−Ｎは、前記第１乃至第Ｎ
の信号受信部２１−１〜２１−Ｎにそれぞれ前記第１乃
至第Ｎの入力ライン２９−１２〜９−Ｎを介してそれぞ
れ接続されていて、前記第１乃至第Ｎの入力ディジタル
信号を受ける。
【０００４】図１５に示すように、前記第１乃至第Ｎの
入力ディジタル信号の各々は、送信データフィールド
と、ゼロ値を表すブランクビットとを持ちかつ周期的
（所定の周期Ｔ）に現れるブランクビットフィールドと
を有している。
入力ディジタル信号の各々は、送信データフィールド
と、ゼロ値を表すブランクビットとを持ちかつ周期的
（所定の周期Ｔ）に現れるブランクビットフィールドと
を有している。
【０００５】図１４に示すように、第１のマトリックス
スイッチングユニット３５は、前記分岐回路２５の前記
主の第１乃至第Ｎの出力端子３１−１〜３１−Ｎにそれ
ぞれ接続され第１乃至第Ｎの入力端子番号をそれぞれ持
つ第１乃至第Ｎの入力端子３７−１〜３７−Ｎと、第１
乃至第Ｎの出力端子番号をそれぞれ持つ第１乃至第Ｎの
出力端子３９−１〜３９−Ｎと、複数の行列に配置され
た第１乃至第Ｍのマトリックススイッチング回路４１−
１〜４１−Ｎ（図１６）とを有している。前記第１のマ
トリックススイッチングユニット３５は、前記第１乃至
第Ｎの入力端子３７−１〜３７−Ｎを選択的に前記第１
乃至第Ｎの出力端子３９−１〜３９−Ｎに接続する。
スイッチングユニット３５は、前記分岐回路２５の前記
主の第１乃至第Ｎの出力端子３１−１〜３１−Ｎにそれ
ぞれ接続され第１乃至第Ｎの入力端子番号をそれぞれ持
つ第１乃至第Ｎの入力端子３７−１〜３７−Ｎと、第１
乃至第Ｎの出力端子番号をそれぞれ持つ第１乃至第Ｎの
出力端子３９−１〜３９−Ｎと、複数の行列に配置され
た第１乃至第Ｍのマトリックススイッチング回路４１−
１〜４１−Ｎ（図１６）とを有している。前記第１のマ
トリックススイッチングユニット３５は、前記第１乃至
第Ｎの入力端子３７−１〜３７−Ｎを選択的に前記第１
乃至第Ｎの出力端子３９−１〜３９−Ｎに接続する。
【０００６】第２のマトリックススイッチングユニット
４３は、前記分岐回路２５の前記副の第１乃至第Ｎの出
力端子３３−１〜３３−Ｎにそれぞれ接続され第１乃至
第Ｎの入力端子番号をそれぞれ持つ第１乃至第Ｎの入力
端子４５−１〜４５−Ｎと、第１乃至第Ｎの出力端子番
号をそれぞれ持つ第１乃至第Ｎの出力端子４７−１〜４
７−Ｎと、複数の行列に配置されている第１乃至第Ｍの
マトリックススイッチング回路４９−１〜４９−Ｍ（図
１７）とを有している。前記第２のマトリックススイッ
チングユニット４３は、前記第１乃至第Ｎの入力端子４
５−１〜４５−Ｎを選択的に前記第１乃至第Ｎの出力端
子４７−１〜４７−Ｎに接続する。
４３は、前記分岐回路２５の前記副の第１乃至第Ｎの出
力端子３３−１〜３３−Ｎにそれぞれ接続され第１乃至
第Ｎの入力端子番号をそれぞれ持つ第１乃至第Ｎの入力
端子４５−１〜４５−Ｎと、第１乃至第Ｎの出力端子番
号をそれぞれ持つ第１乃至第Ｎの出力端子４７−１〜４
７−Ｎと、複数の行列に配置されている第１乃至第Ｍの
マトリックススイッチング回路４９−１〜４９−Ｍ（図
１７）とを有している。前記第２のマトリックススイッ
チングユニット４３は、前記第１乃至第Ｎの入力端子４
５−１〜４５−Ｎを選択的に前記第１乃至第Ｎの出力端
子４７−１〜４７−Ｎに接続する。
【０００７】制御部５３は、前記第１乃至第Ｎの入力端
子番号に対応して前記第１乃至第Ｎの出力端子番号の指
定されたものを示す接続情報信号を記憶しているメモリ
５３と、このメモリ５３および前記第１および第２のマ
トリックスイッチングユニット３５，４３に接続されて
いる制御ユニット５５を有している。前記メモリ５３に
記憶されている接続情報信号は、図１８に示されてい
る。
子番号に対応して前記第１乃至第Ｎの出力端子番号の指
定されたものを示す接続情報信号を記憶しているメモリ
５３と、このメモリ５３および前記第１および第２のマ
トリックスイッチングユニット３５，４３に接続されて
いる制御ユニット５５を有している。前記メモリ５３に
記憶されている接続情報信号は、図１８に示されてい
る。
【０００８】前記制御ユニット５５は、前記接続情報信
号に従って前記第１のマトリックスイッチングユニット
３５に第１乃至第Ｎの入力端子３７−１〜３７−Ｎと前
記第１乃至第Ｎの出力端子番号の指定されたもの（Ｎよ
り大きくない）により示される前記第１乃至第Ｎの出力
端子３９−１〜３９−Ｎとをクロスコネクトさせるよう
に制御する。前記制御ユニット５５は、前記接続情報信
号に従って前記第２のマトリックスイッチングユニット
４３に第１乃至第Ｎの入力端子４５−１〜４５−Ｎと前
記第１乃至第Ｎの出力端子番号の指定されたものにより
示される前記第１乃至第Ｎの出力端子４７−１〜４７−
Ｎとをクロスコネクトさせるように制御する。
号に従って前記第１のマトリックスイッチングユニット
３５に第１乃至第Ｎの入力端子３７−１〜３７−Ｎと前
記第１乃至第Ｎの出力端子番号の指定されたもの（Ｎよ
り大きくない）により示される前記第１乃至第Ｎの出力
端子３９−１〜３９−Ｎとをクロスコネクトさせるよう
に制御する。前記制御ユニット５５は、前記接続情報信
号に従って前記第２のマトリックスイッチングユニット
４３に第１乃至第Ｎの入力端子４５−１〜４５−Ｎと前
記第１乃至第Ｎの出力端子番号の指定されたものにより
示される前記第１乃至第Ｎの出力端子４７−１〜４７−
Ｎとをクロスコネクトさせるように制御する。
【０００９】第１乃至第Ｎの送信スイッチング回路５７
−１〜５７−Ｎは、前記第１のマトリックススイッチン
グユニット３５の第１乃至第Ｎの出力端子３９−１〜３
９−Ｎにそれぞれ接続されている主の第１乃至第Ｎの送
信入力端子５９−１〜５９−Ｎと、前記第２のマトリッ
クススイッチングユニット４３の第１乃至第Ｎの出力端
子４７−１〜４７−Ｎにそれぞれ接続されている副の第
１乃至第Ｎの送信入力端子６１−１〜６１−Ｎと、第１
乃至第Ｎの送信出力端子６３−１〜６３−Ｎとを有しい
る。さらに、前記第１乃至第Ｎの送信スイッチング回路
５７−１〜５７−Ｎは、前記主の第１乃至第Ｎの送信入
力端子５９−１〜５９−Ｎに与えられる前記入力ディジ
タル信号の異常を検出する主の第１乃至第Ｎの異常信号
検出器６５−１〜６５−Ｎと、前記副の第１乃至第Ｎの
送信入力端子６１−１〜６１−Ｎに与えられる前記入力
ディジタル信号の異常を検出する副の第１乃至第Ｎの異
常信号検出器６７−１〜６７−Ｎとをそれぞれ有してい
る。
−１〜５７−Ｎは、前記第１のマトリックススイッチン
グユニット３５の第１乃至第Ｎの出力端子３９−１〜３
９−Ｎにそれぞれ接続されている主の第１乃至第Ｎの送
信入力端子５９−１〜５９−Ｎと、前記第２のマトリッ
クススイッチングユニット４３の第１乃至第Ｎの出力端
子４７−１〜４７−Ｎにそれぞれ接続されている副の第
１乃至第Ｎの送信入力端子６１−１〜６１−Ｎと、第１
乃至第Ｎの送信出力端子６３−１〜６３−Ｎとを有しい
る。さらに、前記第１乃至第Ｎの送信スイッチング回路
５７−１〜５７−Ｎは、前記主の第１乃至第Ｎの送信入
力端子５９−１〜５９−Ｎに与えられる前記入力ディジ
タル信号の異常を検出する主の第１乃至第Ｎの異常信号
検出器６５−１〜６５−Ｎと、前記副の第１乃至第Ｎの
送信入力端子６１−１〜６１−Ｎに与えられる前記入力
ディジタル信号の異常を検出する副の第１乃至第Ｎの異
常信号検出器６７−１〜６７−Ｎとをそれぞれ有してい
る。
【００１０】すべての前記第１乃至第Ｎの送信スイッチ
ング回路５７−１〜５７−Ｎは、前記副の第１乃至第Ｎ
の異常信号検出器６７−１〜６７−Ｎのひとつが前記入
力ディジタル信号の異常を検出した時に前記第１乃至第
Ｎの入力ディジタル信号を第１乃至第Ｎの出力送信信号
として前記主の第１乃至第Ｎの送信入力端子５９−１〜
５９−Ｎから第１乃至第Ｎの送信出力端子６３−１〜６
３−Ｎにそれぞれ与える。すべての前記第１乃至第Ｎの
送信スイッチング回路５７−１〜５７−Ｎは、前記主の
第１乃至第Ｎの異常信号検出器６５−１〜６５−Ｎのひ
とつが前記入力ディジタル信号の異常を検出した時に前
記第１乃至第Ｎの入力ディジタル信号を第１乃至第Ｎの
出力送信信号として前記副の第１乃至第Ｎの送信入力端
子６１−１〜６１−Ｎから第１乃至第Ｎの送信出力端子
６３−１〜６３−Ｎにそれぞれ与える。
ング回路５７−１〜５７−Ｎは、前記副の第１乃至第Ｎ
の異常信号検出器６７−１〜６７−Ｎのひとつが前記入
力ディジタル信号の異常を検出した時に前記第１乃至第
Ｎの入力ディジタル信号を第１乃至第Ｎの出力送信信号
として前記主の第１乃至第Ｎの送信入力端子５９−１〜
５９−Ｎから第１乃至第Ｎの送信出力端子６３−１〜６
３−Ｎにそれぞれ与える。すべての前記第１乃至第Ｎの
送信スイッチング回路５７−１〜５７−Ｎは、前記主の
第１乃至第Ｎの異常信号検出器６５−１〜６５−Ｎのひ
とつが前記入力ディジタル信号の異常を検出した時に前
記第１乃至第Ｎの入力ディジタル信号を第１乃至第Ｎの
出力送信信号として前記副の第１乃至第Ｎの送信入力端
子６１−１〜６１−Ｎから第１乃至第Ｎの送信出力端子
６３−１〜６３−Ｎにそれぞれ与える。
【００１１】第１乃至第Ｎの信号送出部６９−１〜６９
−Ｎは、前記第１乃至第Ｎの送信出力端子６３−１〜６
３−Ｎにそれぞれ接続されており、また、第１乃至第Ｎ
の出力伝送路７１−１〜７１−Ｎにそれぞれ接続されて
いる。前記第１乃至第Ｎの信号送出部６９−１〜６９−
Ｎは、前記第１乃至第Ｎの送信出力端子６３−１〜６３
−Ｎから前記第１乃至第Ｎの出力送信信号をそれぞれ受
け、これらの第１乃至第Ｎの出力送信信号を第１乃至第
Ｎの出力光情報信号にそれぞれ変換する。これらの第１
乃至第Ｎの出力光情報信号は、前記第１乃至第Ｎの出力
伝送路７１−１〜７１−Ｎにそれぞれ送出される。
−Ｎは、前記第１乃至第Ｎの送信出力端子６３−１〜６
３−Ｎにそれぞれ接続されており、また、第１乃至第Ｎ
の出力伝送路７１−１〜７１−Ｎにそれぞれ接続されて
いる。前記第１乃至第Ｎの信号送出部６９−１〜６９−
Ｎは、前記第１乃至第Ｎの送信出力端子６３−１〜６３
−Ｎから前記第１乃至第Ｎの出力送信信号をそれぞれ受
け、これらの第１乃至第Ｎの出力送信信号を第１乃至第
Ｎの出力光情報信号にそれぞれ変換する。これらの第１
乃至第Ｎの出力光情報信号は、前記第１乃至第Ｎの出力
伝送路７１−１〜７１−Ｎにそれぞれ送出される。
【００１２】
【発明が解決しようとする課題】従来のクロスコネクト
ネットワークにおいては、前記第１乃至第Ｍのマトリッ
クススイッチング回路４１−１〜４１−Ｍのひとつに故
障が発生した時に前記第１のマトリックススイッチング
ユニット３５は使用することができず、また、前記第１
乃至第Ｍのマトリックススイッチング回路４９−１〜４
９−Ｍのひとつに故障が発生した時に前記第２のマトリ
ックススイッチングユニット４３は使用することができ
ないので、出力送信信号を確実に送出することができな
いという問題がある。
ネットワークにおいては、前記第１乃至第Ｍのマトリッ
クススイッチング回路４１−１〜４１−Ｍのひとつに故
障が発生した時に前記第１のマトリックススイッチング
ユニット３５は使用することができず、また、前記第１
乃至第Ｍのマトリックススイッチング回路４９−１〜４
９−Ｍのひとつに故障が発生した時に前記第２のマトリ
ックススイッチングユニット４３は使用することができ
ないので、出力送信信号を確実に送出することができな
いという問題がある。
【００１３】本発明の課題は、出力送信信号を確実に送
出することができるクロスコネクトネットワークを提供
することにある。
出することができるクロスコネクトネットワークを提供
することにある。
【００１４】
【課題を解決するための手段】本発明によれば、第１乃
至第Ｎ（Ｎは２以上の整数）の入力ディジタル信号をそ
れぞれ受ける第１乃至第Ｎの入力ラインと、これらの第
１乃至第Ｎの入力ラインに接続されている分岐回路と、
この分岐回路にそれぞれ接続されている第１および第２
のマトリックスイッチングユニットと、これらのマトリ
ックススイッチングユニットに接続されている制御部
と、前記第１および第２のマトリックススイッチングユ
ニットに接続されている第１乃至第Ｎの送信スイッチン
グ回路とを具備してなり、前記分岐回路は、前記第１乃
至第Ｎの入力ラインにそれぞれ接続されている第１乃至
第Ｎの入力端子と、これらの第１乃至第Ｎの入力端子に
それぞれ接続されている主の第１乃至第Ｎの出力端子
と、前記第１乃至第Ｎの入力端子にそれぞれ接続されて
いる副の第１乃至第Ｎの出力端子とを有し、前記第１の
マトリックススイッチングユニットは、前記分岐回路の
前記主の第１乃至第Ｎの出力端子にそれぞれ接続され第
１乃至第Ｎの入力端子番号をそれぞれ持つ第１乃至第Ｎ
の入力端子と、第１乃至第Ｎの出力端子番号をそれぞれ
持つ第１乃至第Ｎの出力端子とを有し、前記第１乃至第
Ｎの入力端子を選択的に前記第１乃至第Ｎの出力端子に
接続し、前記第２のマトリックススイッチングユニット
は、前記分岐回路の前記副の第１乃至第Ｎの出力端子に
それぞれ接続され第１乃至第Ｎの入力端子番号をそれぞ
れ持つ第１乃至第Ｎの入力端子と、第１乃至第Ｎの出力
端子番号をそれぞれ持つ第１乃至第Ｎの出力端子とを有
し、前記副の第１乃至第Ｎの入力端子を選択的に前記副
の第１乃至第Ｎの出力端子に接続し、前記制御部は、前
記第１乃至第Ｎの入力端子番号に対応して前記第１乃至
第Ｎの出力端子番号の指定されたものを示す接続情報信
号を記憶しているメモリと、このメモリおよび前記第１
および第２のマトリックススイッチングユニットに接続
されている制御ユニットとを有し、この制御ユニット
は、前記接続情報信号に従って前記第１のマトリックス
イッチングユニットに第１乃至第Ｎの入力端子と前記第
１乃至第Ｎの出力端子番号の指定されたものにより示さ
れる前記第１乃至第Ｎの出力端子とをクロスコネクトさ
せるように制御し、かつ、前記第２のマトリックスイッ
チングユニットに第１乃至第Ｎの入力端子と前記第１乃
至第Ｎの出力端子番号の指定されたものにより示される
前記第１乃至第Ｎの出力端子とをクロスコネクトさせる
ように制御し、かつ、前記第１乃至第Ｎの送信スイッチ
ング回路は、前記第１のマトリックススイッチングユニ
ットの第１乃至第Ｎの出力端子にそれぞれ接続されてい
る主の第１乃至第Ｎの送信入力端子と、前記第２のマト
リックススイッチングユニットの第１乃至第Ｎの出力端
子にそれぞれ接続されている副の第１乃至第Ｎの送信入
力端子と、第１乃至第Ｎの送信出力端子と、前記主の第
１乃至第Ｎの送信入力端子に与えられる前記入力ディジ
タル信号の異常を検出する主の第１乃至第Ｎの異常信号
検出器と、前記副の第１乃至第Ｎの送信入力端子に与え
られる前記入力ディジタル信号の異常を検出する副の第
１乃至第Ｎの異常信号検出器とをそれぞれ有し、前記副
の第１乃至第Ｎの異常信号検出器が前記入力ディジタル
信号の異常を検出した時に前記入力ディジタル信号を前
記主の第１乃至第Ｎの送信入力端子から第１乃至第Ｎの
送信出力端子に与え、かつ、前記主の第１乃至第Ｎの異
常信号検出器が前記入力ディジタル信号の異常を検出し
た時に前記入力ディジタル信号を前記副の第１乃至第Ｎ
の送信入力端子から第１乃至第Ｎの送信出力端子に与え
ることを特徴とするクロスコネクトネットワークが得ら
れる。
至第Ｎ（Ｎは２以上の整数）の入力ディジタル信号をそ
れぞれ受ける第１乃至第Ｎの入力ラインと、これらの第
１乃至第Ｎの入力ラインに接続されている分岐回路と、
この分岐回路にそれぞれ接続されている第１および第２
のマトリックスイッチングユニットと、これらのマトリ
ックススイッチングユニットに接続されている制御部
と、前記第１および第２のマトリックススイッチングユ
ニットに接続されている第１乃至第Ｎの送信スイッチン
グ回路とを具備してなり、前記分岐回路は、前記第１乃
至第Ｎの入力ラインにそれぞれ接続されている第１乃至
第Ｎの入力端子と、これらの第１乃至第Ｎの入力端子に
それぞれ接続されている主の第１乃至第Ｎの出力端子
と、前記第１乃至第Ｎの入力端子にそれぞれ接続されて
いる副の第１乃至第Ｎの出力端子とを有し、前記第１の
マトリックススイッチングユニットは、前記分岐回路の
前記主の第１乃至第Ｎの出力端子にそれぞれ接続され第
１乃至第Ｎの入力端子番号をそれぞれ持つ第１乃至第Ｎ
の入力端子と、第１乃至第Ｎの出力端子番号をそれぞれ
持つ第１乃至第Ｎの出力端子とを有し、前記第１乃至第
Ｎの入力端子を選択的に前記第１乃至第Ｎの出力端子に
接続し、前記第２のマトリックススイッチングユニット
は、前記分岐回路の前記副の第１乃至第Ｎの出力端子に
それぞれ接続され第１乃至第Ｎの入力端子番号をそれぞ
れ持つ第１乃至第Ｎの入力端子と、第１乃至第Ｎの出力
端子番号をそれぞれ持つ第１乃至第Ｎの出力端子とを有
し、前記副の第１乃至第Ｎの入力端子を選択的に前記副
の第１乃至第Ｎの出力端子に接続し、前記制御部は、前
記第１乃至第Ｎの入力端子番号に対応して前記第１乃至
第Ｎの出力端子番号の指定されたものを示す接続情報信
号を記憶しているメモリと、このメモリおよび前記第１
および第２のマトリックススイッチングユニットに接続
されている制御ユニットとを有し、この制御ユニット
は、前記接続情報信号に従って前記第１のマトリックス
イッチングユニットに第１乃至第Ｎの入力端子と前記第
１乃至第Ｎの出力端子番号の指定されたものにより示さ
れる前記第１乃至第Ｎの出力端子とをクロスコネクトさ
せるように制御し、かつ、前記第２のマトリックスイッ
チングユニットに第１乃至第Ｎの入力端子と前記第１乃
至第Ｎの出力端子番号の指定されたものにより示される
前記第１乃至第Ｎの出力端子とをクロスコネクトさせる
ように制御し、かつ、前記第１乃至第Ｎの送信スイッチ
ング回路は、前記第１のマトリックススイッチングユニ
ットの第１乃至第Ｎの出力端子にそれぞれ接続されてい
る主の第１乃至第Ｎの送信入力端子と、前記第２のマト
リックススイッチングユニットの第１乃至第Ｎの出力端
子にそれぞれ接続されている副の第１乃至第Ｎの送信入
力端子と、第１乃至第Ｎの送信出力端子と、前記主の第
１乃至第Ｎの送信入力端子に与えられる前記入力ディジ
タル信号の異常を検出する主の第１乃至第Ｎの異常信号
検出器と、前記副の第１乃至第Ｎの送信入力端子に与え
られる前記入力ディジタル信号の異常を検出する副の第
１乃至第Ｎの異常信号検出器とをそれぞれ有し、前記副
の第１乃至第Ｎの異常信号検出器が前記入力ディジタル
信号の異常を検出した時に前記入力ディジタル信号を前
記主の第１乃至第Ｎの送信入力端子から第１乃至第Ｎの
送信出力端子に与え、かつ、前記主の第１乃至第Ｎの異
常信号検出器が前記入力ディジタル信号の異常を検出し
た時に前記入力ディジタル信号を前記副の第１乃至第Ｎ
の送信入力端子から第１乃至第Ｎの送信出力端子に与え
ることを特徴とするクロスコネクトネットワークが得ら
れる。
【００１５】また、本発明によれば、第１乃至第Ｎ（Ｎ
は２以上の整数）の入力ディジタル信号をそれぞれ受け
る第１乃至第Ｎの入力ラインと、これらの第１乃至第Ｎ
の入力ラインに接続されている分岐回路と、この分岐回
路にそれぞれ接続されている第１および第２のマトリッ
クスイッチングユニットと、これらのマトリックススイ
ッチングユニットに接続されている制御部と、前記第１
のマトリックスイッチングユニットに接続されている主
の第１乃至第Ｍ（Ｍは４以上の整数）のスイッチ故障検
出器と、これらの主の第１乃至第Ｍのスイッチ故障検出
器にそれぞれ接続されている主の第１乃至第Ｍの切替要
求データ号発生器と、これらの主の第１乃至第Ｍの切替
要求データ発生器と前記第１のマトリックスイッチング
ユニットとの間に接続されている主の処理ユニットと、
前記第２のマトリックスイッチングユニットに接続され
ている副の第１乃至第Ｍのスイッチ故障検出器と、これ
らの副の第１乃至第Ｍのスイッチ故障検出器にそれぞれ
接続されている副の第１乃至第Ｍの切替要求データ発生
器と、これらの副の第１乃至第Ｍの切替要求データ発生
器と前記第２のマトリックスイッチングユニットとの間
に接続されている副の処理ユニットと、前記第１および
第２のマトリックススイッチングユニットに接続された
第１乃至第Ｎの送信スイッチング回路とを具備してな
り、前記第１乃至第Ｎの入力ラインが受ける前記入力デ
ィジタル信号の各々は、送信データフィールドと、ゼロ
値を表すブランクビットとを持ちかつ周期的に現れるブ
ランクビットフィールドとを有し、前記分岐回路は、前
記第１乃至第Ｎの入力ラインにそれぞれ接続されている
第１乃至第Ｎの入力端子と、これらの第１乃至第Ｎの入
力端子にそれぞれ接続されている主の第１乃至第Ｎの出
力端子と、前記第１乃至第Ｎの入力端子にそれぞれ接続
されている副の第１乃至第Ｎの出力端子とを有し、前記
第１のマトリックススイッチングユニットは、前記分岐
回路の前記主の第１乃至第Ｎの出力端子にそれぞれ接続
され第１乃至第Ｎの入力端子番号をそれぞれ持つ第１乃
至第Ｎの入力端子と、第１乃至第Ｎの出力端子番号をそ
れぞれ持つ第１乃至第Ｎの出力端子と、複数の行列に配
置された主の第１乃至第Ｍのマトリックススイッチング
回路とを有し、前記第１乃至第Ｎの入力端子を選択的に
前記第１乃至第Ｎの出力端子に接続し、前記第２のマト
リックススイッチングユニットは、前記分岐回路の前記
副の第１乃至第Ｎの出力端子にそれぞれ接続され第１乃
至第Ｎの入力端子番号をそれぞれ持つ第１乃至第Ｎの入
力端子と、第１乃至第Ｎの出力端子番号をそれぞれ持つ
第１乃至第Ｎの出力端子と、複数の行列に配置されてい
る副の第１乃至第Ｍのマトリックススイッチング回路と
を有し、前記副の第１乃至第Ｎの入力端子を選択的に前
記副の第１乃至第Ｎの出力端子に接続し、前記制御部
は、前記第１乃至第Ｎの入力端子番号に対応して前記第
１乃至第Ｎの出力端子番号の指定されたものを示す接続
情報信号を記憶しているメモリと、このメモリおよび前
記第１および第２のマトリックスイッチングユニットに
接続されている制御ユニットとを有し、制御ユニット
は、この前記接続情報信号に従って前記第１のマトリッ
クスイッチングユニットに第１乃至第Ｎの入力端子と前
記第１乃至第Ｎの出力端子番号の指定されたものにより
示される前記第１乃至第Ｎの出力端子とをクロスコネク
トさせるように制御し、かつ、前記第２のマトリックス
イッチングユニットに第１乃至第Ｎの入力端子と前記第
１乃至第Ｎの出力端子番号の指定されたものにより示さ
れる前記第１乃至第Ｎの出力端子とをクロスコネクトさ
せるように制御し、前記主の第１乃至第Ｍのスイッチ故
障検出器は、それぞれ前記主の第１乃至第Ｍのマトリッ
クススイッチング回路にそれぞれ接続され、これらの主
の第１乃至第Ｍのマトリックススイッチング回路の故障
をそれぞれ検出して主の第１乃至第Ｍのスイッチ故障信
号をそれぞれ発生し、前記主の第１乃至第Ｍの切替要求
データ発生器は、前記主の第１乃至第Ｍのスイッチ故障
検出器にそれぞれ接続され、前記主の第１乃至第Ｍのス
イッチ故障信号を受けた時に主の第１乃至第Ｍの切替要
求データを発生し、前記主の処理ユニットは、前記主の
第１乃至第Ｍの切替要求データ発生器にそれぞれ接続さ
れているとともに前記主の第１乃至第Ｍのマトリックス
スイッチング回路の行に沿って隣り合った２つの列の間
に実質的に配置されている主の第１乃至第Ｍの処理回路
を有し、前記主の第１乃至第Ｍの処理回路が前記主の第
１乃至第Ｍの切替要求データをそれぞれ受けた時に前記
第１乃至Ｎの入力ディジタル信号のブランクビットフィ
ールドに前記主の第１乃至第Ｍの切替要求データを挿入
して主の第１乃至Ｎの処理信号を発生し、かつ、前記主
の第１乃至第Ｍの切替要求データ発生器が前記主の第１
乃至第Ｍの切替要求データをそれぞれ発生しない時に前
記第１乃至Ｎの第入力ディジタル信号のブランクビット
フィールドに前記ゼロ値を示すゼロデータを挿入して主
の第１乃至Ｎの処理信号を発生し、前記副の第１乃至第
Ｍのスイッチ故障検出器は、それぞれ前記副の第１乃至
第Ｍのマトリックススイッチング回路にそれぞれ接続さ
れ、これらの副の第１乃至第Ｍのマトリックススイッチ
ング回路の故障をそれぞれ検出して副の第１乃至第Ｍの
スイッチ故障信号をそれぞれ発生し、前記副の第１乃至
第Ｍの切替要求データ発生器は、前記副の第１乃至第Ｍ
のスイッチ故障検出器にそれぞれ接続され、前記副の第
１乃至第Ｍのスイッチ故障信号を受けた時に副の第１乃
至第Ｍの切替要求データを発生し、前記第２の処理ユニ
ットは、前記副の第１乃至第Ｍの切替要求データ発生器
にそれぞれ接続されているとともに前記副の第１乃至第
Ｍのマトリックススイッチング回路の行に沿って隣り合
った２つの列の間に実質的に配置されている副の第１乃
至第Ｍの処理回路を有し、前記副の第１乃至第Ｍの処理
回路が前記副の第１乃至第Ｍの切替要求データをそれぞ
れ受けた時に前記第１乃至Ｎの第入力ディジタル信号の
ブランクビットフィールドに前記副の第１乃至第Ｍの切
替要求データを挿入して副の第１乃至Ｎの処理信号を発
生し、かつ、前記副の第１乃至第Ｍの切替要求データ発
生器が前記副の第１乃至第Ｍの切替要求データをそれぞ
れ発生しない時に前記第１乃至Ｎの第入力ディジタル信
号のブランクビットフィールドに前記ゼロ値を示すゼロ
データを挿入して副の第１乃至Ｎの処理信号を発生し、
かつ、前記第１乃至第Ｎの送信スイッチング回路は、前
記第１のマトリックススイッチングユニットの第１乃至
第Ｎの出力端子にそれぞれ接続された主の第１乃至第Ｎ
の送信入力端子と、前記第２のマトリックススイッチン
グユニットの第１乃至第Ｎの出力端子にそれぞれ接続さ
れた副の第１乃至第Ｎの送信入力端子と、第１乃至第Ｎ
の送信出力端子と、前記主の第１乃至第Ｎの送信入力端
子に与えられる前記主の第１乃至第Ｎの処理信号の異常
を検出する主の４第１乃至第Ｎの異常信号検出器と、前
記副の第１乃至第Ｎの送信入力端子に与えられる前記副
の第１乃至第Ｎの処理信号の異常を検出する副の第１乃
至第Ｎの異常信号検出器と、前記主の第１乃至第Ｎの送
信入力端子がそれぞれ受ける主の第１乃至第Ｎの処理信
号の主の第１乃至第Ｎの切替データを検出する主の第１
乃至第Ｎの切替要求データ検出器と、前記副の第１乃至
第Ｎの送信入力端子がそれぞれ受ける副の第１乃至第Ｎ
の処理信号の主の第１乃至第Ｎの切替データを検出する
副の第１乃至第Ｎの切替要求データ検出器とをそれぞれ
有し、前記副の第１乃至第Ｎの異常信号検出器が前記副
の第１乃至第Ｎの処理信号の異常を検出した時および前
記副の第１乃至第Ｎの切替要求データ検出器が前記副の
第１乃至第Ｎの処理信号の副の第１乃至第Ｎの切替デー
タをそれぞれ検出した時の少なくともひとつの時に前記
主の第１乃至第Ｎの処理信号を前記主の第１乃至第Ｎの
送信入力端子から第１乃至第Ｎの送信出力端子にそれぞ
れ与え、かつ、前記主の第１乃至第Ｎの異常信号検出器
が前記主の第１乃至第Ｎの処理信号の異常を検出した時
および前記主の第１乃至第Ｎの切替要求データ検出器が
前記主の第１乃至第Ｎの処理信号の主の第１乃至第Ｎの
切替データをそれぞれ検出した時の少なくともひとつの
時に前記副の第１乃至第Ｎの処理信号を前記副の第１乃
至第Ｎの送信入力端子から第１乃至第Ｎの送信出力端子
にそれぞれ与えることを特徴とするクロスコネクトネッ
トワークが得られる。
は２以上の整数）の入力ディジタル信号をそれぞれ受け
る第１乃至第Ｎの入力ラインと、これらの第１乃至第Ｎ
の入力ラインに接続されている分岐回路と、この分岐回
路にそれぞれ接続されている第１および第２のマトリッ
クスイッチングユニットと、これらのマトリックススイ
ッチングユニットに接続されている制御部と、前記第１
のマトリックスイッチングユニットに接続されている主
の第１乃至第Ｍ（Ｍは４以上の整数）のスイッチ故障検
出器と、これらの主の第１乃至第Ｍのスイッチ故障検出
器にそれぞれ接続されている主の第１乃至第Ｍの切替要
求データ号発生器と、これらの主の第１乃至第Ｍの切替
要求データ発生器と前記第１のマトリックスイッチング
ユニットとの間に接続されている主の処理ユニットと、
前記第２のマトリックスイッチングユニットに接続され
ている副の第１乃至第Ｍのスイッチ故障検出器と、これ
らの副の第１乃至第Ｍのスイッチ故障検出器にそれぞれ
接続されている副の第１乃至第Ｍの切替要求データ発生
器と、これらの副の第１乃至第Ｍの切替要求データ発生
器と前記第２のマトリックスイッチングユニットとの間
に接続されている副の処理ユニットと、前記第１および
第２のマトリックススイッチングユニットに接続された
第１乃至第Ｎの送信スイッチング回路とを具備してな
り、前記第１乃至第Ｎの入力ラインが受ける前記入力デ
ィジタル信号の各々は、送信データフィールドと、ゼロ
値を表すブランクビットとを持ちかつ周期的に現れるブ
ランクビットフィールドとを有し、前記分岐回路は、前
記第１乃至第Ｎの入力ラインにそれぞれ接続されている
第１乃至第Ｎの入力端子と、これらの第１乃至第Ｎの入
力端子にそれぞれ接続されている主の第１乃至第Ｎの出
力端子と、前記第１乃至第Ｎの入力端子にそれぞれ接続
されている副の第１乃至第Ｎの出力端子とを有し、前記
第１のマトリックススイッチングユニットは、前記分岐
回路の前記主の第１乃至第Ｎの出力端子にそれぞれ接続
され第１乃至第Ｎの入力端子番号をそれぞれ持つ第１乃
至第Ｎの入力端子と、第１乃至第Ｎの出力端子番号をそ
れぞれ持つ第１乃至第Ｎの出力端子と、複数の行列に配
置された主の第１乃至第Ｍのマトリックススイッチング
回路とを有し、前記第１乃至第Ｎの入力端子を選択的に
前記第１乃至第Ｎの出力端子に接続し、前記第２のマト
リックススイッチングユニットは、前記分岐回路の前記
副の第１乃至第Ｎの出力端子にそれぞれ接続され第１乃
至第Ｎの入力端子番号をそれぞれ持つ第１乃至第Ｎの入
力端子と、第１乃至第Ｎの出力端子番号をそれぞれ持つ
第１乃至第Ｎの出力端子と、複数の行列に配置されてい
る副の第１乃至第Ｍのマトリックススイッチング回路と
を有し、前記副の第１乃至第Ｎの入力端子を選択的に前
記副の第１乃至第Ｎの出力端子に接続し、前記制御部
は、前記第１乃至第Ｎの入力端子番号に対応して前記第
１乃至第Ｎの出力端子番号の指定されたものを示す接続
情報信号を記憶しているメモリと、このメモリおよび前
記第１および第２のマトリックスイッチングユニットに
接続されている制御ユニットとを有し、制御ユニット
は、この前記接続情報信号に従って前記第１のマトリッ
クスイッチングユニットに第１乃至第Ｎの入力端子と前
記第１乃至第Ｎの出力端子番号の指定されたものにより
示される前記第１乃至第Ｎの出力端子とをクロスコネク
トさせるように制御し、かつ、前記第２のマトリックス
イッチングユニットに第１乃至第Ｎの入力端子と前記第
１乃至第Ｎの出力端子番号の指定されたものにより示さ
れる前記第１乃至第Ｎの出力端子とをクロスコネクトさ
せるように制御し、前記主の第１乃至第Ｍのスイッチ故
障検出器は、それぞれ前記主の第１乃至第Ｍのマトリッ
クススイッチング回路にそれぞれ接続され、これらの主
の第１乃至第Ｍのマトリックススイッチング回路の故障
をそれぞれ検出して主の第１乃至第Ｍのスイッチ故障信
号をそれぞれ発生し、前記主の第１乃至第Ｍの切替要求
データ発生器は、前記主の第１乃至第Ｍのスイッチ故障
検出器にそれぞれ接続され、前記主の第１乃至第Ｍのス
イッチ故障信号を受けた時に主の第１乃至第Ｍの切替要
求データを発生し、前記主の処理ユニットは、前記主の
第１乃至第Ｍの切替要求データ発生器にそれぞれ接続さ
れているとともに前記主の第１乃至第Ｍのマトリックス
スイッチング回路の行に沿って隣り合った２つの列の間
に実質的に配置されている主の第１乃至第Ｍの処理回路
を有し、前記主の第１乃至第Ｍの処理回路が前記主の第
１乃至第Ｍの切替要求データをそれぞれ受けた時に前記
第１乃至Ｎの入力ディジタル信号のブランクビットフィ
ールドに前記主の第１乃至第Ｍの切替要求データを挿入
して主の第１乃至Ｎの処理信号を発生し、かつ、前記主
の第１乃至第Ｍの切替要求データ発生器が前記主の第１
乃至第Ｍの切替要求データをそれぞれ発生しない時に前
記第１乃至Ｎの第入力ディジタル信号のブランクビット
フィールドに前記ゼロ値を示すゼロデータを挿入して主
の第１乃至Ｎの処理信号を発生し、前記副の第１乃至第
Ｍのスイッチ故障検出器は、それぞれ前記副の第１乃至
第Ｍのマトリックススイッチング回路にそれぞれ接続さ
れ、これらの副の第１乃至第Ｍのマトリックススイッチ
ング回路の故障をそれぞれ検出して副の第１乃至第Ｍの
スイッチ故障信号をそれぞれ発生し、前記副の第１乃至
第Ｍの切替要求データ発生器は、前記副の第１乃至第Ｍ
のスイッチ故障検出器にそれぞれ接続され、前記副の第
１乃至第Ｍのスイッチ故障信号を受けた時に副の第１乃
至第Ｍの切替要求データを発生し、前記第２の処理ユニ
ットは、前記副の第１乃至第Ｍの切替要求データ発生器
にそれぞれ接続されているとともに前記副の第１乃至第
Ｍのマトリックススイッチング回路の行に沿って隣り合
った２つの列の間に実質的に配置されている副の第１乃
至第Ｍの処理回路を有し、前記副の第１乃至第Ｍの処理
回路が前記副の第１乃至第Ｍの切替要求データをそれぞ
れ受けた時に前記第１乃至Ｎの第入力ディジタル信号の
ブランクビットフィールドに前記副の第１乃至第Ｍの切
替要求データを挿入して副の第１乃至Ｎの処理信号を発
生し、かつ、前記副の第１乃至第Ｍの切替要求データ発
生器が前記副の第１乃至第Ｍの切替要求データをそれぞ
れ発生しない時に前記第１乃至Ｎの第入力ディジタル信
号のブランクビットフィールドに前記ゼロ値を示すゼロ
データを挿入して副の第１乃至Ｎの処理信号を発生し、
かつ、前記第１乃至第Ｎの送信スイッチング回路は、前
記第１のマトリックススイッチングユニットの第１乃至
第Ｎの出力端子にそれぞれ接続された主の第１乃至第Ｎ
の送信入力端子と、前記第２のマトリックススイッチン
グユニットの第１乃至第Ｎの出力端子にそれぞれ接続さ
れた副の第１乃至第Ｎの送信入力端子と、第１乃至第Ｎ
の送信出力端子と、前記主の第１乃至第Ｎの送信入力端
子に与えられる前記主の第１乃至第Ｎの処理信号の異常
を検出する主の４第１乃至第Ｎの異常信号検出器と、前
記副の第１乃至第Ｎの送信入力端子に与えられる前記副
の第１乃至第Ｎの処理信号の異常を検出する副の第１乃
至第Ｎの異常信号検出器と、前記主の第１乃至第Ｎの送
信入力端子がそれぞれ受ける主の第１乃至第Ｎの処理信
号の主の第１乃至第Ｎの切替データを検出する主の第１
乃至第Ｎの切替要求データ検出器と、前記副の第１乃至
第Ｎの送信入力端子がそれぞれ受ける副の第１乃至第Ｎ
の処理信号の主の第１乃至第Ｎの切替データを検出する
副の第１乃至第Ｎの切替要求データ検出器とをそれぞれ
有し、前記副の第１乃至第Ｎの異常信号検出器が前記副
の第１乃至第Ｎの処理信号の異常を検出した時および前
記副の第１乃至第Ｎの切替要求データ検出器が前記副の
第１乃至第Ｎの処理信号の副の第１乃至第Ｎの切替デー
タをそれぞれ検出した時の少なくともひとつの時に前記
主の第１乃至第Ｎの処理信号を前記主の第１乃至第Ｎの
送信入力端子から第１乃至第Ｎの送信出力端子にそれぞ
れ与え、かつ、前記主の第１乃至第Ｎの異常信号検出器
が前記主の第１乃至第Ｎの処理信号の異常を検出した時
および前記主の第１乃至第Ｎの切替要求データ検出器が
前記主の第１乃至第Ｎの処理信号の主の第１乃至第Ｎの
切替データをそれぞれ検出した時の少なくともひとつの
時に前記副の第１乃至第Ｎの処理信号を前記副の第１乃
至第Ｎの送信入力端子から第１乃至第Ｎの送信出力端子
にそれぞれ与えることを特徴とするクロスコネクトネッ
トワークが得られる。
【００１６】また、本発明によれば、第１乃至第Ｎ（Ｎ
は２以上の整数）の入力ディジタル信号をそれぞれ受け
る第１乃至第Ｎの入力ラインと、これらの第１乃至第Ｎ
の入力ラインに接続されている分岐回路と、この分岐回
路にそれぞれ接続されている第１および第２のマトリッ
クスイッチングユニットと、これらのマトリックススイ
ッチングユニットに接続されている制御部と、前記第１
のマトリックスイッチングユニットに接続されている主
の第１乃至第Ｍ（Ｍは４以上の整数）のスイッチ故障検
出器と、これらの主の第１乃至第Ｍのスイッチ故障検出
器にそれぞれ接続されている主の第１乃至第Ｍの切替要
求データ号発生器と、これらの主の第１乃至第Ｍの切替
要求データ発生器と前記第１のマトリックスイッチング
ユニットとの間に接続されている主の処理ユニットと、
前記第２のマトリックスイッチングユニットに接続され
ている副の第１乃至第Ｍのスイッチ故障検出器と、これ
らの副の第１乃至第Ｍのスイッチ故障検出器にそれぞれ
接続されている副の第１乃至第Ｍの切替要求データ発生
器と、これらの副の第１乃至第Ｍの切替要求データ発生
器と前記第２のマトリックスイッチングユニットとの間
に接続されている副の処理ユニットと、前記第１および
第２のマトリックススイッチングユニットに接続された
第１乃至第Ｎの送信スイッチング回路とを具備してな
り、前記第１乃至第Ｎの入力ラインが受ける前記入力デ
ィジタル信号の各々は、送信データフィールドと、ゼロ
値を表すブランクビットとを持ちかつ周期的に現れるブ
ランクビットフィールドとを有し、前記分岐回路は、前
記第１乃至第Ｎの入力ラインにそれぞれ接続されている
第１乃至第Ｎの入力端子と、これらの第１乃至第Ｎの入
力端子にそれぞれ接続されている主の第１乃至第Ｎの出
力端子と、前記第１乃至第Ｎの入力端子にそれぞれ接続
されている副の第１乃至第Ｎの出力端子とを有し、前記
第１のマトリックススイッチングユニットは、前記分岐
回路の前記主の第１乃至第Ｎの出力端子にそれぞれ接続
され第１乃至第Ｎの入力端子番号をそれぞれ持つ第１乃
至第Ｎの入力端子と、第１乃至第Ｎの出力端子番号をそ
れぞれ持つ第１乃至第Ｎの出力端子と、複数の行列に配
置された主の第１乃至第Ｍのマトリックススイッチング
回路とを有し、前記第１乃至第Ｎの入力端子を選択的に
前記第１乃至第Ｎの出力端子に接続し、前記主の第１乃
至第Ｍのマトリックススイッチング回路は、第１乃至第
Ｑ（Ｑは２以上であってＮ以下の整数）のグループに分
け、各グループが少なくとも２つのマトリックススイッ
チング回路を含み、第１乃至第Ｑのグループのマトリッ
クススイッチング回路が第１乃至第Ｑの基板にそれぞれ
形成されており、前記第２のマトリックススイッチング
ユニットは、前記分岐回路の前記副の第１乃至第Ｎの出
力端子にそれぞれ接続され第１乃至第Ｎの入力端子番号
をそれぞれ持つ第１乃至第Ｎの入力端子と、第１乃至第
Ｎの出力端子番号をそれぞれ持つ第１乃至第Ｎの出力端
子と、複数の行列に配置されている副の第１乃至第Ｍの
マトリックススイッチング回路とを有し、前記副の第１
乃至第Ｎの入力端子を選択的に前記副の第１乃至第Ｎの
出力端子に接続し、前記副の第１乃至第Ｍのマトリック
ススイッチング回路は、第１乃至第Ｑのグループに分
け、各グループが少なくとも２つのマトリックススイッ
チング回路を含み、第１乃至第Ｑのグループのマトリッ
クススイッチング回路が第１乃至第Ｑの基板にそれぞれ
形成されており、前記制御部は、前記第１乃至第Ｎの入
力端子番号に対応して前記第１乃至第Ｎの出力端子番号
の指定されたものを示す接続情報信号を記憶しているメ
モリと、このメモリおよび前記第１および第２のマトリ
ックスイッチングユニットに接続されている制御ユニッ
トとを有し、この制御ユニットは、前記接続情報信号に
従って前記第１のマトリックスイッチングユニットに第
１乃至第Ｎの入力端子と前記第１乃至第Ｎの出力端子番
号の指定されたものにより示される前記第１乃至第Ｎの
出力端子とをクロスコネクトさせるように制御し、か
つ、前記第２のマトリックスイッチングユニットに第１
乃至第Ｎの入力端子と前記第１乃至第Ｎの出力端子番号
の指定されたものにより示される前記第１乃至第Ｎの出
力端子とをクロスコネクトさせるように制御し、前記主
の第１乃至第Ｍのスイッチ故障検出器は、それぞれ前記
主の第１乃至第Ｍのスイッチ回路にそれぞれ接続され、
これらの主の第１乃至第Ｍのスイッチ回路の故障をそれ
ぞれ検出して主の第１乃至第Ｍのスイッチ故障信号をそ
れぞれ発生し、前記主の第１乃至第Ｍの切替要求データ
発生器は、前記主の第１乃至第Ｍのスイッチ故障検出器
にそれぞれ接続され、前記主の第１乃至第Ｍのスイッチ
故障信号を受けた時に主の第１乃至第Ｍの切替要求デー
タを発生し、前記主の処理ユニットは、前記主の第１乃
至第Ｍの切替要求データ発生器にそれぞれ接続されてい
るとともに前記主の第１乃至第Ｍのマトリックススイッ
チング回路の行に沿って隣り合った２つの列の間に実質
的に配置されている主の第１乃至第Ｍの処理回路を有
し、前記主の第１乃至第Ｍの処理回路が前記主の第１乃
至第Ｍの切替要求データをそれぞれ受けた時に前記第１
乃至Ｎの第入力ディジタル信号のブランクビットフィー
ルドに前記主の第１乃至第Ｍの切替要求データを挿入し
て主の第１乃至Ｎの処理信号を発生し、前記主の第１乃
至第Ｍの切替要求データ発生器が前記主の第１乃至第Ｍ
の切替要求データをそれぞれ発生しない時に前記第１乃
至Ｎの入力ディジタル信号のブランクビットフィールド
に前記ゼロ値を示すゼロデータを挿入して主の第１乃至
Ｎの処理信号を発生し、前記主の処理ユニットは、さら
に主の第１乃至第Ｍの処理回路に接続されている主のグ
ループ処理回路を有し、前記第１の処理ユニットが前記
主の第１乃至第Ｍの切替要求データのひとつを主の特定
の切替データムとして受けた時に前記主のグループ処理
回路は前記主の特定の切替データムに対応した前記主の
第１乃至第Ｍのマトリックススイッチング回路のグルー
プに含まれる複数のマトリックススイッチング回路を通
過する前記第１乃至Ｎの入力ディジタル信号のブランク
ビットフィールドに前記主の第１乃至第Ｍの切替要求デ
ータの対応したものを挿入して主の第１乃至Ｎの処理信
号を発生し、前記副の第１乃至第Ｍのスイッチ故障検出
器は、それぞれ前記副の第１乃至第Ｍのスイッチ回路に
それぞれ接続され、これらの副の第１乃至第Ｍのスイッ
チ回路の故障をそれぞれ検出して副の第１乃至第Ｍのス
イッチ故障信号をそれぞれ発生し、前記副の第１乃至第
Ｍの切替要求データ発生器は、前記副の第１乃至第Ｍの
スイッチ故障検出器にそれぞれ接続され、前記副の第１
乃至第Ｍのスイッチ故障信号を受けた時に副の第１乃至
第Ｍの切替要求データを発生し、前記副の処理ユニット
は、前記副の第１乃至第Ｍの切替要求データ発生器にそ
れぞれ接続されているとともに前記副の第１乃至第Ｍの
マトリックススイッチング回路の行に沿って隣り合った
２つの列の間に実質的に配置されている副の第１乃至第
Ｍの処理回路を有し、前記副の第１乃至第Ｍの処理回路
が前記副の第１乃至第Ｍの切替要求データをそれぞれ受
けた時に前記第１乃至Ｎの第入力ディジタル信号のブラ
ンクビットフィールドに前記副の第１乃至第Ｍの切替要
求データを挿入して副の第１乃至Ｎの処理信号を発生
し、前記副の第１乃至第Ｍの切替要求データ発生器が前
記副の第１乃至第Ｍの切替要求データをそれぞれ発生し
ない時に前記第１乃至Ｎの第入力ディジタル信号のブラ
ンクビットフィールドに前記ゼロ値を示すゼロデータを
挿入して副の第１乃至Ｎの処理信号を発生し、前記第２
の処理ユニットは、さらに副の第１乃至第Ｍの処理回路
に接続されている副のグループ処理回路を有し、前記第
２の処理ユニットが前記副の第１乃至第Ｍの切替要求デ
ータのひとつを副の特定の切替データムとして受けた時
に前記副のグループ処理回路は前記副の特定の切替デー
タムに対応した前記副の第１乃至第Ｍのマトリックスス
イッチング回路のグループに含まれる複数のスイッチ回
路を通過する前記第１乃至Ｎの第入力ディジタル信号の
ブランクビットフィールドに前記副の第１乃至第Ｍの切
替要求データの対応したものを挿入して副の第１乃至Ｎ
の処理信号を発生し、かつ、前記第１乃至第Ｎの送信ス
イッチング回路は、前記第１のマトリックススイッチン
グユニットの第１乃至第Ｎの出力端子にそれぞれ接続さ
れた主の第１乃至第Ｎの送信入力端子と、前記第２のマ
トリックススイッチングユニットの第１乃至第Ｎの出力
端子にそれぞれ接続された副の第１乃至第Ｎの送信入力
端子と、第１乃至第Ｎの送信出力端子と、前記主の第１
乃至第Ｎの送信入力端子に与えられる前記主の第１乃至
第Ｎの処理信号の異常を検出する主の第１乃至第Ｎの異
常信号検出器と、前記副の第１乃至第Ｎの送信入力端子
に与えられる前記副の第１乃至第Ｎの処理信号の異常を
検出する副の第１乃至第Ｎの異常信号検出器と、前記主
の第１乃至第Ｎの送信入力端子がそれぞれ受ける主の第
１乃至第Ｎの処理信号の主の第１乃至第Ｎの切替データ
を検出する主の第１乃至第Ｎの切替要求データ検出器
と、前記副の第１乃至第Ｎの送信入力端子がそれぞれ受
ける副の第１乃至第Ｎの処理信号の主の第１乃至第Ｎの
切替データを検出する副の第１乃至第Ｎの切替要求デー
タ検出器とをそれぞれ有し、前記副の第１乃至第Ｎの異
常信号検出器が前記副の第１乃至第Ｎの処理信号の異常
を検出した時および前記副の第１乃至第Ｎの切替要求デ
ータ検出器が前記副の第１乃至第Ｎの処理信号の副の第
１乃至第Ｎの切替データをそれぞれ検出した時の少なく
ともひとつの時に前記主の第１乃至第Ｎの処理信号を前
記主の第１乃至第Ｎの送信入力端子から第１乃至第Ｎの
送信出力端子にそれぞれ与え、かつ、前記主の第１乃至
第Ｎの異常信号検出器が前記主の第１乃至第Ｎの処理信
号の異常を検出した時および前記主の第１乃至第Ｎの切
替要求データ検出器が前記主の第１乃至第Ｎの処理信号
の主の第１乃至第Ｎの切替データをそれぞれ検出した時
の少なくともひとつの時に前記副の第１乃至第Ｎの処理
信号を前記副の第１乃至第Ｎの送信入力端子から第１乃
至第Ｎの送信出力端子にそれぞれ与えることを特徴とす
るクロスコネクトネットワークが得られる。
は２以上の整数）の入力ディジタル信号をそれぞれ受け
る第１乃至第Ｎの入力ラインと、これらの第１乃至第Ｎ
の入力ラインに接続されている分岐回路と、この分岐回
路にそれぞれ接続されている第１および第２のマトリッ
クスイッチングユニットと、これらのマトリックススイ
ッチングユニットに接続されている制御部と、前記第１
のマトリックスイッチングユニットに接続されている主
の第１乃至第Ｍ（Ｍは４以上の整数）のスイッチ故障検
出器と、これらの主の第１乃至第Ｍのスイッチ故障検出
器にそれぞれ接続されている主の第１乃至第Ｍの切替要
求データ号発生器と、これらの主の第１乃至第Ｍの切替
要求データ発生器と前記第１のマトリックスイッチング
ユニットとの間に接続されている主の処理ユニットと、
前記第２のマトリックスイッチングユニットに接続され
ている副の第１乃至第Ｍのスイッチ故障検出器と、これ
らの副の第１乃至第Ｍのスイッチ故障検出器にそれぞれ
接続されている副の第１乃至第Ｍの切替要求データ発生
器と、これらの副の第１乃至第Ｍの切替要求データ発生
器と前記第２のマトリックスイッチングユニットとの間
に接続されている副の処理ユニットと、前記第１および
第２のマトリックススイッチングユニットに接続された
第１乃至第Ｎの送信スイッチング回路とを具備してな
り、前記第１乃至第Ｎの入力ラインが受ける前記入力デ
ィジタル信号の各々は、送信データフィールドと、ゼロ
値を表すブランクビットとを持ちかつ周期的に現れるブ
ランクビットフィールドとを有し、前記分岐回路は、前
記第１乃至第Ｎの入力ラインにそれぞれ接続されている
第１乃至第Ｎの入力端子と、これらの第１乃至第Ｎの入
力端子にそれぞれ接続されている主の第１乃至第Ｎの出
力端子と、前記第１乃至第Ｎの入力端子にそれぞれ接続
されている副の第１乃至第Ｎの出力端子とを有し、前記
第１のマトリックススイッチングユニットは、前記分岐
回路の前記主の第１乃至第Ｎの出力端子にそれぞれ接続
され第１乃至第Ｎの入力端子番号をそれぞれ持つ第１乃
至第Ｎの入力端子と、第１乃至第Ｎの出力端子番号をそ
れぞれ持つ第１乃至第Ｎの出力端子と、複数の行列に配
置された主の第１乃至第Ｍのマトリックススイッチング
回路とを有し、前記第１乃至第Ｎの入力端子を選択的に
前記第１乃至第Ｎの出力端子に接続し、前記主の第１乃
至第Ｍのマトリックススイッチング回路は、第１乃至第
Ｑ（Ｑは２以上であってＮ以下の整数）のグループに分
け、各グループが少なくとも２つのマトリックススイッ
チング回路を含み、第１乃至第Ｑのグループのマトリッ
クススイッチング回路が第１乃至第Ｑの基板にそれぞれ
形成されており、前記第２のマトリックススイッチング
ユニットは、前記分岐回路の前記副の第１乃至第Ｎの出
力端子にそれぞれ接続され第１乃至第Ｎの入力端子番号
をそれぞれ持つ第１乃至第Ｎの入力端子と、第１乃至第
Ｎの出力端子番号をそれぞれ持つ第１乃至第Ｎの出力端
子と、複数の行列に配置されている副の第１乃至第Ｍの
マトリックススイッチング回路とを有し、前記副の第１
乃至第Ｎの入力端子を選択的に前記副の第１乃至第Ｎの
出力端子に接続し、前記副の第１乃至第Ｍのマトリック
ススイッチング回路は、第１乃至第Ｑのグループに分
け、各グループが少なくとも２つのマトリックススイッ
チング回路を含み、第１乃至第Ｑのグループのマトリッ
クススイッチング回路が第１乃至第Ｑの基板にそれぞれ
形成されており、前記制御部は、前記第１乃至第Ｎの入
力端子番号に対応して前記第１乃至第Ｎの出力端子番号
の指定されたものを示す接続情報信号を記憶しているメ
モリと、このメモリおよび前記第１および第２のマトリ
ックスイッチングユニットに接続されている制御ユニッ
トとを有し、この制御ユニットは、前記接続情報信号に
従って前記第１のマトリックスイッチングユニットに第
１乃至第Ｎの入力端子と前記第１乃至第Ｎの出力端子番
号の指定されたものにより示される前記第１乃至第Ｎの
出力端子とをクロスコネクトさせるように制御し、か
つ、前記第２のマトリックスイッチングユニットに第１
乃至第Ｎの入力端子と前記第１乃至第Ｎの出力端子番号
の指定されたものにより示される前記第１乃至第Ｎの出
力端子とをクロスコネクトさせるように制御し、前記主
の第１乃至第Ｍのスイッチ故障検出器は、それぞれ前記
主の第１乃至第Ｍのスイッチ回路にそれぞれ接続され、
これらの主の第１乃至第Ｍのスイッチ回路の故障をそれ
ぞれ検出して主の第１乃至第Ｍのスイッチ故障信号をそ
れぞれ発生し、前記主の第１乃至第Ｍの切替要求データ
発生器は、前記主の第１乃至第Ｍのスイッチ故障検出器
にそれぞれ接続され、前記主の第１乃至第Ｍのスイッチ
故障信号を受けた時に主の第１乃至第Ｍの切替要求デー
タを発生し、前記主の処理ユニットは、前記主の第１乃
至第Ｍの切替要求データ発生器にそれぞれ接続されてい
るとともに前記主の第１乃至第Ｍのマトリックススイッ
チング回路の行に沿って隣り合った２つの列の間に実質
的に配置されている主の第１乃至第Ｍの処理回路を有
し、前記主の第１乃至第Ｍの処理回路が前記主の第１乃
至第Ｍの切替要求データをそれぞれ受けた時に前記第１
乃至Ｎの第入力ディジタル信号のブランクビットフィー
ルドに前記主の第１乃至第Ｍの切替要求データを挿入し
て主の第１乃至Ｎの処理信号を発生し、前記主の第１乃
至第Ｍの切替要求データ発生器が前記主の第１乃至第Ｍ
の切替要求データをそれぞれ発生しない時に前記第１乃
至Ｎの入力ディジタル信号のブランクビットフィールド
に前記ゼロ値を示すゼロデータを挿入して主の第１乃至
Ｎの処理信号を発生し、前記主の処理ユニットは、さら
に主の第１乃至第Ｍの処理回路に接続されている主のグ
ループ処理回路を有し、前記第１の処理ユニットが前記
主の第１乃至第Ｍの切替要求データのひとつを主の特定
の切替データムとして受けた時に前記主のグループ処理
回路は前記主の特定の切替データムに対応した前記主の
第１乃至第Ｍのマトリックススイッチング回路のグルー
プに含まれる複数のマトリックススイッチング回路を通
過する前記第１乃至Ｎの入力ディジタル信号のブランク
ビットフィールドに前記主の第１乃至第Ｍの切替要求デ
ータの対応したものを挿入して主の第１乃至Ｎの処理信
号を発生し、前記副の第１乃至第Ｍのスイッチ故障検出
器は、それぞれ前記副の第１乃至第Ｍのスイッチ回路に
それぞれ接続され、これらの副の第１乃至第Ｍのスイッ
チ回路の故障をそれぞれ検出して副の第１乃至第Ｍのス
イッチ故障信号をそれぞれ発生し、前記副の第１乃至第
Ｍの切替要求データ発生器は、前記副の第１乃至第Ｍの
スイッチ故障検出器にそれぞれ接続され、前記副の第１
乃至第Ｍのスイッチ故障信号を受けた時に副の第１乃至
第Ｍの切替要求データを発生し、前記副の処理ユニット
は、前記副の第１乃至第Ｍの切替要求データ発生器にそ
れぞれ接続されているとともに前記副の第１乃至第Ｍの
マトリックススイッチング回路の行に沿って隣り合った
２つの列の間に実質的に配置されている副の第１乃至第
Ｍの処理回路を有し、前記副の第１乃至第Ｍの処理回路
が前記副の第１乃至第Ｍの切替要求データをそれぞれ受
けた時に前記第１乃至Ｎの第入力ディジタル信号のブラ
ンクビットフィールドに前記副の第１乃至第Ｍの切替要
求データを挿入して副の第１乃至Ｎの処理信号を発生
し、前記副の第１乃至第Ｍの切替要求データ発生器が前
記副の第１乃至第Ｍの切替要求データをそれぞれ発生し
ない時に前記第１乃至Ｎの第入力ディジタル信号のブラ
ンクビットフィールドに前記ゼロ値を示すゼロデータを
挿入して副の第１乃至Ｎの処理信号を発生し、前記第２
の処理ユニットは、さらに副の第１乃至第Ｍの処理回路
に接続されている副のグループ処理回路を有し、前記第
２の処理ユニットが前記副の第１乃至第Ｍの切替要求デ
ータのひとつを副の特定の切替データムとして受けた時
に前記副のグループ処理回路は前記副の特定の切替デー
タムに対応した前記副の第１乃至第Ｍのマトリックスス
イッチング回路のグループに含まれる複数のスイッチ回
路を通過する前記第１乃至Ｎの第入力ディジタル信号の
ブランクビットフィールドに前記副の第１乃至第Ｍの切
替要求データの対応したものを挿入して副の第１乃至Ｎ
の処理信号を発生し、かつ、前記第１乃至第Ｎの送信ス
イッチング回路は、前記第１のマトリックススイッチン
グユニットの第１乃至第Ｎの出力端子にそれぞれ接続さ
れた主の第１乃至第Ｎの送信入力端子と、前記第２のマ
トリックススイッチングユニットの第１乃至第Ｎの出力
端子にそれぞれ接続された副の第１乃至第Ｎの送信入力
端子と、第１乃至第Ｎの送信出力端子と、前記主の第１
乃至第Ｎの送信入力端子に与えられる前記主の第１乃至
第Ｎの処理信号の異常を検出する主の第１乃至第Ｎの異
常信号検出器と、前記副の第１乃至第Ｎの送信入力端子
に与えられる前記副の第１乃至第Ｎの処理信号の異常を
検出する副の第１乃至第Ｎの異常信号検出器と、前記主
の第１乃至第Ｎの送信入力端子がそれぞれ受ける主の第
１乃至第Ｎの処理信号の主の第１乃至第Ｎの切替データ
を検出する主の第１乃至第Ｎの切替要求データ検出器
と、前記副の第１乃至第Ｎの送信入力端子がそれぞれ受
ける副の第１乃至第Ｎの処理信号の主の第１乃至第Ｎの
切替データを検出する副の第１乃至第Ｎの切替要求デー
タ検出器とをそれぞれ有し、前記副の第１乃至第Ｎの異
常信号検出器が前記副の第１乃至第Ｎの処理信号の異常
を検出した時および前記副の第１乃至第Ｎの切替要求デ
ータ検出器が前記副の第１乃至第Ｎの処理信号の副の第
１乃至第Ｎの切替データをそれぞれ検出した時の少なく
ともひとつの時に前記主の第１乃至第Ｎの処理信号を前
記主の第１乃至第Ｎの送信入力端子から第１乃至第Ｎの
送信出力端子にそれぞれ与え、かつ、前記主の第１乃至
第Ｎの異常信号検出器が前記主の第１乃至第Ｎの処理信
号の異常を検出した時および前記主の第１乃至第Ｎの切
替要求データ検出器が前記主の第１乃至第Ｎの処理信号
の主の第１乃至第Ｎの切替データをそれぞれ検出した時
の少なくともひとつの時に前記副の第１乃至第Ｎの処理
信号を前記副の第１乃至第Ｎの送信入力端子から第１乃
至第Ｎの送信出力端子にそれぞれ与えることを特徴とす
るクロスコネクトネットワークが得られる。
【００１７】
【実施例】次に、本発明の実施例を図面を参照して説明
する。
する。
【００１８】図１を参照すると、本発明の第１の実施例
によるクロスコネクトネットワークは、図１４乃至図１
８と同じ参照符号で示された同じ部分を有する。図１お
よび図２に示すように、本発明のクロスコネクトネット
ワークは、前記第１のマトリックススイッチングユニッ
ト３５に接続されいる主のスイッチ故障検出ユニット７
３を有する。図３に示すように、前記主の第１乃至第Ｍ
のスイッチ故障検出ユニット７３は、主の第１乃至第Ｍ
のスイッチ故障検出器７９−１〜７９−Ｍを有する。こ
れらの主の第１乃至第Ｍのスイッチ故障検出器７９−１
〜７９−Ｍは、それぞれ前記主の第１乃至第Ｍのマトリ
ックススイッチング回路４１−１〜４１−Ｎにそれぞれ
接続され、これらの主の第１乃至第Ｍのマトリックスス
イッチング回路４１−１〜４１−Ｎの故障をそれぞれ検
出して主の第１乃至第Ｍのスイッチ故障信号をそれぞれ
発生する。
によるクロスコネクトネットワークは、図１４乃至図１
８と同じ参照符号で示された同じ部分を有する。図１お
よび図２に示すように、本発明のクロスコネクトネット
ワークは、前記第１のマトリックススイッチングユニッ
ト３５に接続されいる主のスイッチ故障検出ユニット７
３を有する。図３に示すように、前記主の第１乃至第Ｍ
のスイッチ故障検出ユニット７３は、主の第１乃至第Ｍ
のスイッチ故障検出器７９−１〜７９−Ｍを有する。こ
れらの主の第１乃至第Ｍのスイッチ故障検出器７９−１
〜７９−Ｍは、それぞれ前記主の第１乃至第Ｍのマトリ
ックススイッチング回路４１−１〜４１−Ｎにそれぞれ
接続され、これらの主の第１乃至第Ｍのマトリックスス
イッチング回路４１−１〜４１−Ｎの故障をそれぞれ検
出して主の第１乃至第Ｍのスイッチ故障信号をそれぞれ
発生する。
【００１９】図１に示すように、主の切替要求データ発
生ユニット７５は、前記主のスイッチ故障検出ユニット
７３に接続されている。図４に示すように、前記主の切
替要求データ発生ユニット７５は、主の第１乃至第Ｍの
切替要求データ発生器８１−１〜８１−Ｍを有してい
る。これらの主の第１乃至第Ｍの切替要求データ発生器
８１−１〜８１−Ｍは、前記主の第１乃至第Ｍのスイッ
チ故障検出器７９−１〜７９−Ｍにそれぞれ接続され、
前記主の第１乃至第Ｍのスイッチ故障信号を受けた時に
主の第１乃至第Ｍの切替要求データを発生する。
生ユニット７５は、前記主のスイッチ故障検出ユニット
７３に接続されている。図４に示すように、前記主の切
替要求データ発生ユニット７５は、主の第１乃至第Ｍの
切替要求データ発生器８１−１〜８１−Ｍを有してい
る。これらの主の第１乃至第Ｍの切替要求データ発生器
８１−１〜８１−Ｍは、前記主の第１乃至第Ｍのスイッ
チ故障検出器７９−１〜７９−Ｍにそれぞれ接続され、
前記主の第１乃至第Ｍのスイッチ故障信号を受けた時に
主の第１乃至第Ｍの切替要求データを発生する。
【００２０】図１に示すように、主の処理ユニット７７
は、主の切替要求データ発生ユニット７５と前記第１の
マトリックススイッチング回路３５との間に接続されて
いる。前記主の処理ユニット７７は、図５に示すよう
に、主の第１乃至第Ｍの処理回路８３−１〜８３−Ｍを
有している。これらの主の第１乃至第Ｍの処理回路８３
−１〜８３−Ｍは、前記主の第１乃至第Ｍの切替要求デ
ータ発生器８１−１〜８１−Ｍにそれぞれ接続されてい
るとともに前記主の第１乃至第Ｍのマトリックススイッ
チング回路４１−１〜４１−Ｍの行に沿って隣り合った
２つの列の間に実質的に配置されている。
は、主の切替要求データ発生ユニット７５と前記第１の
マトリックススイッチング回路３５との間に接続されて
いる。前記主の処理ユニット７７は、図５に示すよう
に、主の第１乃至第Ｍの処理回路８３−１〜８３−Ｍを
有している。これらの主の第１乃至第Ｍの処理回路８３
−１〜８３−Ｍは、前記主の第１乃至第Ｍの切替要求デ
ータ発生器８１−１〜８１−Ｍにそれぞれ接続されてい
るとともに前記主の第１乃至第Ｍのマトリックススイッ
チング回路４１−１〜４１−Ｍの行に沿って隣り合った
２つの列の間に実質的に配置されている。
【００２１】主の処理ユニット７７は、前記主の第１乃
至第Ｍの処理回路８３−１〜８３−Ｍが前記主の第１乃
至第Ｍの切替要求データをそれぞれ受けた時に前記第１
乃至Ｎの第入力ディジタル信号のブランクビットフィー
ルドに前記主の第１乃至第Ｍの切替要求データを挿入し
て主の第１乃至Ｎの処理信号を発生する。前記第１の処
理ユニット７７は、前記主の第１乃至第Ｍの切替要求デ
ータ発生器８１−１〜８１−Ｍが前記主の第１乃至第Ｍ
の切替要求データをそれぞれ発生しない時に前記第１乃
至Ｎの第入力ディジタル信号のブランクビットフィール
ドに前記ゼロ値を示すゼロデータを挿入して主の第１乃
至Ｎの処理信号を発生する。
至第Ｍの処理回路８３−１〜８３−Ｍが前記主の第１乃
至第Ｍの切替要求データをそれぞれ受けた時に前記第１
乃至Ｎの第入力ディジタル信号のブランクビットフィー
ルドに前記主の第１乃至第Ｍの切替要求データを挿入し
て主の第１乃至Ｎの処理信号を発生する。前記第１の処
理ユニット７７は、前記主の第１乃至第Ｍの切替要求デ
ータ発生器８１−１〜８１−Ｍが前記主の第１乃至第Ｍ
の切替要求データをそれぞれ発生しない時に前記第１乃
至Ｎの第入力ディジタル信号のブランクビットフィール
ドに前記ゼロ値を示すゼロデータを挿入して主の第１乃
至Ｎの処理信号を発生する。
【００２２】第１のスイッチ故障検出ユニット８５は、
図１および図６に示すように前記第２のマトリイックス
スイッチングユニット４３に接続されている。この第１
のスイッチ故障検出ユニット８５は、図７に示すよう
に、副の第１乃至第Ｍのスイッチ故障検出器９１−１〜
９１−Ｍを有している。前記副の第１乃至第Ｍのスイッ
チ故障検出器９１−１〜９１−Ｍは、それぞれ前記副の
第１乃至第Ｍのマトリックススイッチング回路４９−１
〜４９−Ｍにそれぞれ接続され、これらの副の第１乃至
第Ｍのマトリックススイッチング回路４９−１〜４９−
Ｍの故障をそれぞれ検出して副の第１乃至第Ｍのスイッ
チ故障信号をそれぞれ発生する。
図１および図６に示すように前記第２のマトリイックス
スイッチングユニット４３に接続されている。この第１
のスイッチ故障検出ユニット８５は、図７に示すよう
に、副の第１乃至第Ｍのスイッチ故障検出器９１−１〜
９１−Ｍを有している。前記副の第１乃至第Ｍのスイッ
チ故障検出器９１−１〜９１−Ｍは、それぞれ前記副の
第１乃至第Ｍのマトリックススイッチング回路４９−１
〜４９−Ｍにそれぞれ接続され、これらの副の第１乃至
第Ｍのマトリックススイッチング回路４９−１〜４９−
Ｍの故障をそれぞれ検出して副の第１乃至第Ｍのスイッ
チ故障信号をそれぞれ発生する。
【００２３】図１に示すように、第２の切替要求データ
発生ユニット８７は、前記スイッチ故障検出ユニット８
５に接続されている。前記副の切替要求データ発生ユニ
ット８７は、図８に示すように、副の第１乃至第Ｍの切
替要求データ発生器９３−１〜９３−Ｍを有している。
前記副の第１乃至第Ｍの切替要求データ発生器９３−１
〜９３−Ｍは、前記副の第１乃至第Ｍのスイッチ故障検
出器９１−１〜９１−Ｍにそれぞれ接続され、前記副の
第１乃至第Ｍのスイッチ故障信号を受けた時に副の第１
乃至第Ｍの切替要求データを発生する。
発生ユニット８７は、前記スイッチ故障検出ユニット８
５に接続されている。前記副の切替要求データ発生ユニ
ット８７は、図８に示すように、副の第１乃至第Ｍの切
替要求データ発生器９３−１〜９３−Ｍを有している。
前記副の第１乃至第Ｍの切替要求データ発生器９３−１
〜９３−Ｍは、前記副の第１乃至第Ｍのスイッチ故障検
出器９１−１〜９１−Ｍにそれぞれ接続され、前記副の
第１乃至第Ｍのスイッチ故障信号を受けた時に副の第１
乃至第Ｍの切替要求データを発生する。
【００２４】副の処理ユニット８９は、前記副の切替要
求データ発生ユニット８７と前記第１のマトリックスス
イッチングユニット４３との間に接続されている。前記
副の処理ユニット８９は、図９に示すように、副の第１
乃至第Ｍの処理回路９５−１〜９５−Ｍを有している。
これらの副の第１乃至第Ｍの処理回路９５−１〜９５−
Ｍは、前記副の第１乃至第Ｍの切替要求データ発生器９
３−１〜９３−Ｍにそれぞれ接続されているとともに前
記副の第１乃至第Ｍのマトリックススイッチング回路４
９−１〜４９−Ｍの行に沿って隣り合った２つの列の間
に実質的に配置されている。
求データ発生ユニット８７と前記第１のマトリックスス
イッチングユニット４３との間に接続されている。前記
副の処理ユニット８９は、図９に示すように、副の第１
乃至第Ｍの処理回路９５−１〜９５−Ｍを有している。
これらの副の第１乃至第Ｍの処理回路９５−１〜９５−
Ｍは、前記副の第１乃至第Ｍの切替要求データ発生器９
３−１〜９３−Ｍにそれぞれ接続されているとともに前
記副の第１乃至第Ｍのマトリックススイッチング回路４
９−１〜４９−Ｍの行に沿って隣り合った２つの列の間
に実質的に配置されている。
【００２５】前記副の処理ユニット８９は、前記副の第
１乃至第Ｍの処理回路９５−１〜９５−Ｍが前記副の第
１乃至第Ｍの切替要求データをそれぞれ受けた時に前記
第１乃至Ｎの入力ディジタル信号のブランクビットフィ
ールドに前記副の第１乃至第Ｍの切替要求データを挿入
して副の第１乃至Ｎの処理信号を発生する。前記副の処
理ユニット８９は、前記副の第１乃至第Ｍの切替要求デ
ータ発生器９３−１〜９３−Ｍが前記副の第１乃至第Ｍ
の切替要求データをそれぞれ発生しない時に前記第１乃
至Ｎの第入力ディジタル信号のブランクビットフィール
ドに前記ゼロ値を示すゼロデータを挿入して副の第１乃
至Ｎの処理信号を発生する。
１乃至第Ｍの処理回路９５−１〜９５−Ｍが前記副の第
１乃至第Ｍの切替要求データをそれぞれ受けた時に前記
第１乃至Ｎの入力ディジタル信号のブランクビットフィ
ールドに前記副の第１乃至第Ｍの切替要求データを挿入
して副の第１乃至Ｎの処理信号を発生する。前記副の処
理ユニット８９は、前記副の第１乃至第Ｍの切替要求デ
ータ発生器９３−１〜９３−Ｍが前記副の第１乃至第Ｍ
の切替要求データをそれぞれ発生しない時に前記第１乃
至Ｎの第入力ディジタル信号のブランクビットフィール
ドに前記ゼロ値を示すゼロデータを挿入して副の第１乃
至Ｎの処理信号を発生する。
【００２６】図１に示すように、前記第１乃至第Ｎの送
信スイッチング回路５７−１〜５７−Ｎは、前記主の第
１乃至第Ｎの送信入力端子５９−１〜５９−Ｎが前記第
１の処理ユニット７７を介して前記主の第１乃至Ｎの処
理信号を受け、前記副の第１乃至第Ｎの送信入力端子６
１−１〜６１−Ｎが前記副の処理ユニット８９を介して
前記副の第１乃至Ｎの処理信号を受け、前記主の第１乃
至第Ｎの異常信号検出器６５−１〜６５−Ｎが前記主の
第１乃至Ｎの処理信号の異常を検出し、前記副の第１乃
至第Ｎの異常信号検出器６７−１〜６７−Ｎが前記副の
第１乃至Ｎの処理信号の異常を検出し、前記主の第１乃
至第Ｎの切替要求データ検出器６５−１〜６５−Ｎが前
記主の第１乃至Ｎの処理信号の主の第１乃至第Ｎの切替
データを検出し、かつ、前記副の第１乃至第Ｎの切替要
求データ検出器９９−１〜９９−Ｎが前記副の第１乃至
第Ｎの処理信号の副の第１乃至第Ｎの切替データを検出
する。
信スイッチング回路５７−１〜５７−Ｎは、前記主の第
１乃至第Ｎの送信入力端子５９−１〜５９−Ｎが前記第
１の処理ユニット７７を介して前記主の第１乃至Ｎの処
理信号を受け、前記副の第１乃至第Ｎの送信入力端子６
１−１〜６１−Ｎが前記副の処理ユニット８９を介して
前記副の第１乃至Ｎの処理信号を受け、前記主の第１乃
至第Ｎの異常信号検出器６５−１〜６５−Ｎが前記主の
第１乃至Ｎの処理信号の異常を検出し、前記副の第１乃
至第Ｎの異常信号検出器６７−１〜６７−Ｎが前記副の
第１乃至Ｎの処理信号の異常を検出し、前記主の第１乃
至第Ｎの切替要求データ検出器６５−１〜６５−Ｎが前
記主の第１乃至Ｎの処理信号の主の第１乃至第Ｎの切替
データを検出し、かつ、前記副の第１乃至第Ｎの切替要
求データ検出器９９−１〜９９−Ｎが前記副の第１乃至
第Ｎの処理信号の副の第１乃至第Ｎの切替データを検出
する。
【００２７】前記第１乃至第Ｎの送信スイッチング回路
５７−１〜５７−Ｎは、前記副の第１乃至第Ｎの異常信
号検出器６７−１〜６７−Ｎが前記副の第１乃至Ｎの処
理信号の異常をそれぞれ検出した時および前記副の第１
乃至第Ｎの切替デ−タ検出器９９−１〜９９−Ｎが前記
副の第１乃至第Ｎの処理信号の副の第１乃至第Ｎの切替
データをそれぞれ検出した時の少なくともひとつの時
に、前記主の第１乃至第Ｎの処理信号を前記主の第１乃
至第Ｎの送信入力端子５９−１〜５９−Ｎから第１乃至
第Ｎの送信出力端子６３−１〜６３−Ｎにそれぞれ与え
る。
５７−１〜５７−Ｎは、前記副の第１乃至第Ｎの異常信
号検出器６７−１〜６７−Ｎが前記副の第１乃至Ｎの処
理信号の異常をそれぞれ検出した時および前記副の第１
乃至第Ｎの切替デ−タ検出器９９−１〜９９−Ｎが前記
副の第１乃至第Ｎの処理信号の副の第１乃至第Ｎの切替
データをそれぞれ検出した時の少なくともひとつの時
に、前記主の第１乃至第Ｎの処理信号を前記主の第１乃
至第Ｎの送信入力端子５９−１〜５９−Ｎから第１乃至
第Ｎの送信出力端子６３−１〜６３−Ｎにそれぞれ与え
る。
【００２８】前記第１乃至第Ｎの送信スイッチング回路
５７−１〜５７−Ｎは、前記主の第１乃至第Ｎの異常信
号検出器６５−１〜６５−Ｎが前記主の第１乃至Ｎの処
理信号の異常を検出した時および前記主の第１乃至第Ｎ
の切替要求データ検出器９７−１〜９７−Ｎが前記主の
第１乃至第Ｎの処理信号の主の第１乃至第Ｎの切替デー
タをそれぞれ検出した時の少なくともひとつの時に，前
記副の第１乃至第Ｎの処理信号を前記副の第１乃至第Ｎ
の送信入力端子から第１乃至第Ｎの送信出力端子にそれ
ぞれ与える。
５７−１〜５７−Ｎは、前記主の第１乃至第Ｎの異常信
号検出器６５−１〜６５−Ｎが前記主の第１乃至Ｎの処
理信号の異常を検出した時および前記主の第１乃至第Ｎ
の切替要求データ検出器９７−１〜９７−Ｎが前記主の
第１乃至第Ｎの処理信号の主の第１乃至第Ｎの切替デー
タをそれぞれ検出した時の少なくともひとつの時に，前
記副の第１乃至第Ｎの処理信号を前記副の第１乃至第Ｎ
の送信入力端子から第１乃至第Ｎの送信出力端子にそれ
ぞれ与える。
【００２９】次に、本発明の第２の実施例を図面を参照
して説明する。
して説明する。
【００３０】図１０乃至図１３を参照すると、本発明の
第２の実施例によるクロスコネクトネットワークは、図
１乃至図１２と同じ参照符号で示された同じ部分を有す
る。
第２の実施例によるクロスコネクトネットワークは、図
１乃至図１２と同じ参照符号で示された同じ部分を有す
る。
【００３１】図１０に示すように、前記主の第１乃至第
Ｍのマトリックススイッチング回路４１−１〜４１−Ｍ
は、第１乃至第Ｑ（Ｑは２以上であってＮ以下の整数）
のグループに分け、各グループが少なくとも２つのマト
リックススイッチング回路を含み、第１乃至第Ｑのグル
ープのマトリックススイッチング回路４１−１〜４１−
Ｍが第１乃至第Ｑの基板１０１−１〜１０１−Ｑにそれ
ぞれグループごとに形成されている。
Ｍのマトリックススイッチング回路４１−１〜４１−Ｍ
は、第１乃至第Ｑ（Ｑは２以上であってＮ以下の整数）
のグループに分け、各グループが少なくとも２つのマト
リックススイッチング回路を含み、第１乃至第Ｑのグル
ープのマトリックススイッチング回路４１−１〜４１−
Ｍが第１乃至第Ｑの基板１０１−１〜１０１−Ｑにそれ
ぞれグループごとに形成されている。
【００３２】図１１に示すように、前記副の第１乃至第
Ｍのマトリックススイッチング回路４９−１〜４９−Ｍ
は、第１乃至第Ｑのグループに分け、各グループが少な
くとも２つのマトリックススイッチング回路を含み、第
１乃至第Ｑのグループのマトリックススイッチング回路
４９−１〜４９−Ｍが第１乃至第Ｑの基板１０２−１〜
１０２−Ｑにそれぞれグループごとに形成されいる。
Ｍのマトリックススイッチング回路４９−１〜４９−Ｍ
は、第１乃至第Ｑのグループに分け、各グループが少な
くとも２つのマトリックススイッチング回路を含み、第
１乃至第Ｑのグループのマトリックススイッチング回路
４９−１〜４９−Ｍが第１乃至第Ｑの基板１０２−１〜
１０２−Ｑにそれぞれグループごとに形成されいる。
【００３３】図１２に示すように、前記主の処理ユニッ
ト７７は、さらに前記主の第１乃至第Ｍの処理回路８３
−１〜８３−Ｍに接続されている主のグループ処理回路
１０３を有している。前記主の処理ユニット７７が前記
主の第１乃至第Ｍの切替要求データのひとつを主の特定
の切替データムとして受けた時に、前記主のグループ処
理回路１０３は前記主の特定の切替データムに対応した
前記主の第１乃至第Ｍのマトリックススイッチング回路
４１−１〜４１−Ｍのグループに含まれる複数のマトリ
ックススイッチング回路を通過する前記第１乃至Ｎの主
の処理信号のブランクビットフィールドに前記主の第１
乃至第Ｍの切替要求データの対応したものを挿入して主
の第１乃至Ｎの処理信号を発生する。
ト７７は、さらに前記主の第１乃至第Ｍの処理回路８３
−１〜８３−Ｍに接続されている主のグループ処理回路
１０３を有している。前記主の処理ユニット７７が前記
主の第１乃至第Ｍの切替要求データのひとつを主の特定
の切替データムとして受けた時に、前記主のグループ処
理回路１０３は前記主の特定の切替データムに対応した
前記主の第１乃至第Ｍのマトリックススイッチング回路
４１−１〜４１−Ｍのグループに含まれる複数のマトリ
ックススイッチング回路を通過する前記第１乃至Ｎの主
の処理信号のブランクビットフィールドに前記主の第１
乃至第Ｍの切替要求データの対応したものを挿入して主
の第１乃至Ｎの処理信号を発生する。
【００３４】図１３に示すように、前記副の処理ユニッ
ト８９は、さらに前記副の第１乃至第Ｍの処理回路９５
−１〜９５−Ｍに接続されている副のグループ処理回路
１０４を有している。前記副の処理ユニット９１が前記
副の第１乃至第Ｍの切替要求データのひとつを副の特定
の切替データムとして受けた時に、前記副のグループ処
理回路１０４は前記副の特定の切替データムに対応した
前記副の第１乃至第Ｍのマトリックススイッチング回路
４９−１〜４９−Ｍのグループに含まれる複数のマトリ
ックススイッチング回路を通過する前記副の第１乃至Ｎ
の処理信号のブランクビットフィールドに前記副の第１
乃至第Ｍの切替要求データの対応したものを挿入して副
の第１乃至Ｎの処理信号を発生する。
ト８９は、さらに前記副の第１乃至第Ｍの処理回路９５
−１〜９５−Ｍに接続されている副のグループ処理回路
１０４を有している。前記副の処理ユニット９１が前記
副の第１乃至第Ｍの切替要求データのひとつを副の特定
の切替データムとして受けた時に、前記副のグループ処
理回路１０４は前記副の特定の切替データムに対応した
前記副の第１乃至第Ｍのマトリックススイッチング回路
４９−１〜４９−Ｍのグループに含まれる複数のマトリ
ックススイッチング回路を通過する前記副の第１乃至Ｎ
の処理信号のブランクビットフィールドに前記副の第１
乃至第Ｍの切替要求データの対応したものを挿入して副
の第１乃至Ｎの処理信号を発生する。
【００３５】なお、図１乃至図９に示す第１の実施例に
おいて、前記第１および第２のスイッチ故障検出ユニッ
ト７３，８５と、前記第１および第２の切替要求データ
発生ユニット７５，８７と、前記主および副の処理ユニ
ット７７，８９と、前記主の第１乃至Ｎの切替要求デー
タ検出器９７−１〜９７−Ｎと、前記副の第１乃至Ｎの
切替要求データ検出器９９−１〜９９−Ｎとは、無くて
も良い。
おいて、前記第１および第２のスイッチ故障検出ユニッ
ト７３，８５と、前記第１および第２の切替要求データ
発生ユニット７５，８７と、前記主および副の処理ユニ
ット７７，８９と、前記主の第１乃至Ｎの切替要求デー
タ検出器９７−１〜９７−Ｎと、前記副の第１乃至Ｎの
切替要求データ検出器９９−１〜９９−Ｎとは、無くて
も良い。
【００３６】
【発明の効果】本発明は、使用することができるマトリ
ックススイッチング回路が多くなるから、出力送信信号
を確実に送出することができる。
ックススイッチング回路が多くなるから、出力送信信号
を確実に送出することができる。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１の第１の実施例における第１のマトリック
ススイッチング回路を示すブロック図である。
ススイッチング回路を示すブロック図である。
【図３】図１の第１の実施例における第１のスイッチ故
障検出ユニットを示すブロック図である。
障検出ユニットを示すブロック図である。
【図４】図１の第１の実施例における第１の切替要求デ
ータ発生ユニットを示すブロック図である。
ータ発生ユニットを示すブロック図である。
【図５】図１の第１の実施例における主の処理ユニット
を示すブロック図である。
を示すブロック図である。
【図６】図１の第１の実施例における第２のマトリック
ススイッチング回路を示すブロック図である。
ススイッチング回路を示すブロック図である。
【図７】図１の第１の実施例における第２のスイッチ故
障検出ユニットを示すブロック図である。
障検出ユニットを示すブロック図である。
【図８】図１の第１の実施例における第２の切替要求デ
ータ発生ユニットを示すブロック図である。
ータ発生ユニットを示すブロック図である。
【図９】図１の第１の実施例における副の処理ユニット
を示すブロック図である。
を示すブロック図である。
【図１０】第２の実施例における第１のマトリックスス
イッチング回路を示すブロック図である。
イッチング回路を示すブロック図である。
【図１１】第２の実施例における第２のマトリックスス
イッチング回路を示すブロック図である。
イッチング回路を示すブロック図である。
【図１２】第２の実施例における主の処理ユニットを示
すブロック図である。
すブロック図である。
【図１３】第２の実施例における副の処理ユニットを示
すブロック図である。
すブロック図である。
【図１４】従来のクロスコネクトネットワークを示すブ
ロック図である。
ロック図である。
【図１５】図１４の従来のクロスコネクトネットワーク
に用いる入力ディジタル信号を説明するための図であ
る。
に用いる入力ディジタル信号を説明するための図であ
る。
【図１６】図１４の従来のクロスコネクトネットワーク
における第１のマトリックススイッチングユニットを示
すブロック図である。
における第１のマトリックススイッチングユニットを示
すブロック図である。
【図１７】図１４の従来のクロスコネクトネットワーク
における第２のマトリックススイッチングユニットを示
すブロック図である。
における第２のマトリックススイッチングユニットを示
すブロック図である。
【図１８】図１４の従来のクロスコネクトネットワーク
における制御部のメモリの内容を説明するための図であ
る。
における制御部のメモリの内容を説明するための図であ
る。
２５ 分岐回路 ３５ 第１のマトリックススイッチングユニット ４３ 第２のマトリックススイッチングユニット ５１ 制御部 ５３ メモリ ５５ 制御ユニット ５７−１〜５７−Ｎ 送信スイッチング回路 ６５−１〜６５−Ｎ，６７−１〜６７−Ｎ 異常信号
検出器 ７３，８５ スイッチ故障検出ユニット ７５，８７ 切替要求データ発生ユニット ７７，８９ 処理ユニット ９７−１〜９７−Ｎ，９９−１〜９９−Ｎ 切替要求
データ検出器
検出器 ７３，８５ スイッチ故障検出ユニット ７５，８７ 切替要求データ発生ユニット ７７，８９ 処理ユニット ９７−１〜９７−Ｎ，９９−１〜９９−Ｎ 切替要求
データ検出器
Claims (3)
- 【請求項１】 第１乃至第Ｎ（Ｎは２以上の整数）の入
力ディジタル信号をそれぞれ受ける第１乃至第Ｎの入力
ラインと、これらの第１乃至第Ｎの入力ラインに接続さ
れている分岐回路と、この分岐回路にそれぞれ接続され
ている第１および第２のマトリックスイッチングユニッ
トと、これらのマトリックススイッチングユニットに接
続されている制御部と、前記第１および第２のマトリッ
クススイッチングユニットに接続されている第１乃至第
Ｎの送信スイッチング回路とを具備してなり、 前記分岐回路は、前記第１乃至第Ｎの入力ラインにそれ
ぞれ接続されている第１乃至第Ｎの入力端子と、これら
の第１乃至第Ｎの入力端子にそれぞれ接続されている主
の第１乃至第Ｎの出力端子と、前記第１乃至第Ｎの入力
端子にそれぞれ接続されている副の第１乃至第Ｎの出力
端子とを有し、 前記第１のマトリックススイッチングユニットは、前記
分岐回路の前記主の第１乃至第Ｎの出力端子にそれぞれ
接続され第１乃至第Ｎの入力端子番号をそれぞれ持つ第
１乃至第Ｎの入力端子と、第１乃至第Ｎの出力端子番号
をそれぞれ持つ第１乃至第Ｎの出力端子とを有し、前記
第１乃至第Ｎの入力端子を選択的に前記第１乃至第Ｎの
出力端子に接続し、 前記第２のマトリックススイッチングユニットは、前記
分岐回路の前記副の第１乃至第Ｎの出力端子にそれぞれ
接続され第１乃至第Ｎの入力端子番号をそれぞれ持つ第
１乃至第Ｎの入力端子と、第１乃至第Ｎの出力端子番号
をそれぞれ持つ第１乃至第Ｎの出力端子とを有し、前記
副の第１乃至第Ｎの入力端子を選択的に前記副の第１乃
至第Ｎの出力端子に接続し、 前記制御部は、前記第１乃至第Ｎの入力端子番号に対応
して前記第１乃至第Ｎの出力端子番号の指定されたもの
を示す接続情報信号を記憶しているメモリと、このメモ
リおよび前記第１および第２のマトリックススイッチン
グユニットに接続されている制御ユニットとを有し、こ
の制御ユニットは、前記接続情報信号に従って前記第１
のマトリックスイッチングユニットに第１乃至第Ｎの入
力端子と前記第１乃至第Ｎの出力端子番号の指定された
ものにより示される前記第１乃至第Ｎの出力端子とをク
ロスコネクトさせるように制御し、かつ、前記第２のマ
トリックスイッチングユニットに第１乃至第Ｎの入力端
子と前記第１乃至第Ｎの出力端子番号の指定されたもの
により示される前記第１乃至第Ｎの出力端子とをクロス
コネクトさせるように制御し、かつ、 前記第１乃至第Ｎの送信スイッチング回路は、前記第１
のマトリックススイッチングユニットの第１乃至第Ｎの
出力端子にそれぞれ接続されている主の第１乃至第Ｎの
送信入力端子と、前記第２のマトリックススイッチング
ユニットの第１乃至第Ｎの出力端子にそれぞれ接続され
ている副の第１乃至第Ｎの送信入力端子と、第１乃至第
Ｎの送信出力端子と、前記主の第１乃至第Ｎの送信入力
端子に与えられる前記入力ディジタル信号の異常を検出
する主の第１乃至第Ｎの異常信号検出器と、前記副の第
１乃至第Ｎの送信入力端子に与えられる前記入力ディジ
タル信号の異常を検出する副の第１乃至第Ｎの異常信号
検出器とをそれぞれ有し、前記副の第１乃至第Ｎの異常
信号検出器が前記入力ディジタル信号の異常を検出した
時に前記入力ディジタル信号を前記主の第１乃至第Ｎの
送信入力端子から第１乃至第Ｎの送信出力端子に与え、
かつ、前記主の第１乃至第Ｎの異常信号検出器が前記入
力ディジタル信号の異常を検出した時に前記入力ディジ
タル信号を前記副の第１乃至第Ｎの送信入力端子から第
１乃至第Ｎの送信出力端子に与えることを特徴とするク
ロスコネクトネットワーク。 - 【請求項２】 第１乃至第Ｎ（Ｎは２以上の整数）の入
力ディジタル信号をそれぞれ受ける第１乃至第Ｎの入力
ラインと、これらの第１乃至第Ｎの入力ラインに接続さ
れている分岐回路と、この分岐回路にそれぞれ接続され
ている第１および第２のマトリックスイッチングユニッ
トと、これらのマトリックススイッチングユニットに接
続されている制御部と、前記第１のマトリックスイッチ
ングユニットに接続されている主の第１乃至第Ｍ（Ｍは
４以上の整数）のスイッチ故障検出器と、これらの主の
第１乃至第Ｍのスイッチ故障検出器にそれぞれ接続され
ている主の第１乃至第Ｍの切替要求データ号発生器と、
これらの主の第１乃至第Ｍの切替要求データ発生器と前
記第１のマトリックスイッチングユニットとの間に接続
されている主の処理ユニットと、前記第２のマトリック
スイッチングユニットに接続されている副の第１乃至第
Ｍのスイッチ故障検出器と、これらの副の第１乃至第Ｍ
のスイッチ故障検出器にそれぞれ接続されている副の第
１乃至第Ｍの切替要求データ発生器と、これらの副の第
１乃至第Ｍの切替要求データ発生器と前記第２のマトリ
ックスイッチングユニットとの間に接続されている副の
処理ユニットと、前記第１および第２のマトリックスス
イッチングユニットに接続された第１乃至第Ｎの送信ス
イッチング回路とを具備してなり、 前記第１乃至第Ｎの入力ラインが受ける前記入力ディジ
タル信号の各々は、送信データフィールドと、ゼロ値を
表すブランクビットとを持ちかつ周期的に現れるブラン
クビットフィールドとを有し、 前記分岐回路は、前記第１乃至第Ｎの入力ラインにそれ
ぞれ接続されている第１乃至第Ｎの入力端子と、これら
の第１乃至第Ｎの入力端子にそれぞれ接続されている主
の第１乃至第Ｎの出力端子と、前記第１乃至第Ｎの入力
端子にそれぞれ接続されている副の第１乃至第Ｎの出力
端子とを有し、 前記第１のマトリックススイッチングユニットは、前記
分岐回路の前記主の第１乃至第Ｎの出力端子にそれぞれ
接続され第１乃至第Ｎの入力端子番号をそれぞれ持つ第
１乃至第Ｎの入力端子と、第１乃至第Ｎの出力端子番号
をそれぞれ持つ第１乃至第Ｎの出力端子と、複数の行列
に配置された主の第１乃至第Ｍのマトリックススイッチ
ング回路とを有し、前記第１乃至第Ｎの入力端子を選択
的に前記第１乃至第Ｎの出力端子に接続し、 前記第２のマトリックススイッチングユニットは、前記
分岐回路の前記副の第１乃至第Ｎの出力端子にそれぞれ
接続され第１乃至第Ｎの入力端子番号をそれぞれ持つ第
１乃至第Ｎの入力端子と、第１乃至第Ｎの出力端子番号
をそれぞれ持つ第１乃至第Ｎの出力端子と、複数の行列
に配置されている副の第１乃至第Ｍのマトリックススイ
ッチング回路とを有し、前記副の第１乃至第Ｎの入力端
子を選択的に前記副の第１乃至第Ｎの出力端子に接続
し、 前記制御部は、前記第１乃至第Ｎの入力端子番号に対応
して前記第１乃至第Ｎの出力端子番号の指定されたもの
を示す接続情報信号を記憶しているメモリと、このメモ
リおよび前記第１および第２のマトリックスイッチング
ユニットに接続されている制御ユニットとを有し、制御
ユニットは、この前記接続情報信号に従って前記第１の
マトリックスイッチングユニットに第１乃至第Ｎの入力
端子と前記第１乃至第Ｎの出力端子番号の指定されたも
のにより示される前記第１乃至第Ｎの出力端子とをクロ
スコネクトさせるように制御し、かつ、前記第２のマト
リックスイッチングユニットに第１乃至第Ｎの入力端子
と前記第１乃至第Ｎの出力端子番号の指定されたものに
より示される前記第１乃至第Ｎの出力端子とをクロスコ
ネクトさせるように制御し、 前記主の第１乃至第Ｍのスイッチ故障検出器は、それぞ
れ前記主の第１乃至第Ｍのマトリックススイッチング回
路にそれぞれ接続され、これらの主の第１乃至第Ｍのマ
トリックススイッチング回路の故障をそれぞれ検出して
主の第１乃至第Ｍのスイッチ故障信号をそれぞれ発生
し、 前記主の第１乃至第Ｍの切替要求データ発生器は、前記
主の第１乃至第Ｍのスイッチ故障検出器にそれぞれ接続
され、前記主の第１乃至第Ｍのスイッチ故障信号を受け
た時に主の第１乃至第Ｍの切替要求データを発生し、 前記主の処理ユニットは、前記主の第１乃至第Ｍの切替
要求データ発生器にそれぞれ接続されているとともに前
記主の第１乃至第Ｍのマトリックススイッチング回路の
行に沿って隣り合った２つの列の間に実質的に配置され
ている主の第１乃至第Ｍの処理回路を有し、前記主の第
１乃至第Ｍの処理回路が前記主の第１乃至第Ｍの切替要
求データをそれぞれ受けた時に前記第１乃至Ｎの第入力
ディジタル信号のブランクビットフィールドに前記主の
第１乃至第Ｍの切替要求データを挿入して主の第１乃至
Ｎの処理信号を発生し、かつ、前記主の第１乃至第Ｍの
切替要求データ発生器が前記主の第１乃至第Ｍの切替要
求データをそれぞれ発生しない時に前記第１乃至Ｎの第
入力ディジタル信号のブランクビットフィールドに前記
ゼロ値を示すゼロデータを挿入して主の第１乃至Ｎの処
理信号を発生し、 前記副の第１乃至第Ｍのスイッチ故障検出器は、それぞ
れ前記副の第１乃至第Ｍのマトリックススイッチング回
路にそれぞれ接続され、これらの副の第１乃至第Ｍのマ
トリックススイッチング回路の故障をそれぞれ検出して
副の第１乃至第Ｍのスイッチ故障信号をそれぞれ発生
し、 前記副の第１乃至第Ｍの切替要求データ発生器は、前記
副の第１乃至第Ｍのスイッチ故障検出器にそれぞれ接続
され、前記副の第１乃至第Ｍのスイッチ故障信号を受け
た時に副の第１乃至第Ｍの切替要求データを発生し、 前記副の処理ユニットは、前記副の第１乃至第Ｍの切替
要求データ発生器にそれぞれ接続されているとともに前
記副の第１乃至第Ｍのマトリックススイッチング回路の
行に沿って隣り合った２つの列の間に実質的に配置され
ている副の第１乃至第Ｍの処理回路を有し、前記副の第
１乃至第Ｍの処理回路が前記副の第１乃至第Ｍの切替要
求データをそれぞれ受けた時に前記第１乃至Ｎの第入力
ディジタル信号のブランクビットフィールドに前記副の
第１乃至第Ｍの切替要求データを挿入して副の第１乃至
Ｎの処理信号を発生し、かつ、前記副の第１乃至第Ｍの
切替要求データ発生器が前記副の第１乃至第Ｍの切替要
求データをそれぞれ発生しない時に前記第１乃至Ｎの第
入力ディジタル信号のブランクビットフィールドに前記
ゼロ値を示すゼロデータを挿入して副の第１乃至Ｎの処
理信号を発生し、かつ、 前記第１乃至第Ｎの送信スイッチング回路は、前記第１
のマトリックススイッチングユニットの第１乃至第Ｎの
出力端子にそれぞれ接続された主の第１乃至第Ｎの送信
入力端子と、前記第２のマトリックススイッチングユニ
ットの第１乃至第Ｎの出力端子にそれぞれ接続された副
の第１乃至第Ｎの送信入力端子と、第１乃至第Ｎの送信
出力端子と、前記主の第１乃至第Ｎの送信入力端子に与
えられる前記主の第１乃至第Ｎの処理信号の異常を検出
する主の第１乃至第Ｎの異常信号検出器と、前記副の第
１乃至第Ｎの送信入力端子に与えられる前記副の第１乃
至第Ｎの処理信号の異常を検出する副の第１乃至第Ｎの
異常信号検出器と、前記主の第１乃至第Ｎの送信入力端
子がそれぞれ受ける主の第１乃至第Ｎの処理信号の主の
第１乃至第Ｎの切替データを検出する主の第１乃至第Ｎ
の切替要求データ検出器と、前記副の第１乃至第Ｎの送
信入力端子がそれぞれ受ける副の第１乃至第Ｎの処理信
号の主の第１乃至第Ｎの切替データを検出する副の第１
乃至第Ｎの切替要求データ検出器とをそれぞれ有し、前
記副の第１乃至第Ｎの異常信号検出器が前記副の第１乃
至第Ｎの処理信号の異常を検出した時および前記副の第
１乃至第Ｎの切替要求データ検出器が前記副の第１乃至
第Ｎの処理信号の副の第１乃至第Ｎの切替データをそれ
ぞれ検出した時の少なくともひとつの時に前記主の第１
乃至第Ｎの処理信号を前記主の第１乃至第Ｎの送信入力
端子から第１乃至第Ｎの送信出力端子にそれぞれ与え、
かつ、前記主の第１乃至第Ｎの異常信号検出器が前記主
の第１乃至第Ｎの処理信号の異常を検出した時および前
記主の第１乃至第Ｎの切替要求データ検出器が前記主の
第１乃至第Ｎの処理信号の主の第１乃至第Ｎの切替デー
タをそれぞれ検出した時の少なくともひとつの時に前記
副の第１乃至第Ｎの処理信号を前記副の第１乃至第Ｎの
送信入力端子から第１乃至第Ｎの送信出力端子にそれぞ
れ与えることを特徴とするクロスコネクトネットワー
ク。 - 【請求項３】 第１乃至第Ｎ（Ｎは２以上の整数）の入
力ディジタル信号をそれぞれ受ける第１乃至第Ｎの入力
ラインと、これらの第１乃至第Ｎの入力ラインに接続さ
れている分岐回路と、この分岐回路にそれぞれ接続され
ている第１および第２のマトリックスイッチングユニッ
トと、これらのマトリックススイッチングユニットに接
続されている制御部と、前記第１のマトリックスイッチ
ングユニットに接続されている主の第１乃至第Ｍ（Ｍは
４以上の整数）のスイッチ故障検出器と、これらの主の
第１乃至第Ｍのスイッチ故障検出器にそれぞれ接続され
ている主の第１乃至第Ｍの切替要求データ号発生器と、
これらの主の第１乃至第Ｍの切替要求データ発生器と前
記第１のマトリックスイッチングユニットとの間に接続
されている主の処理ユニットと、前記第２のマトリック
スイッチングユニットに接続されている副の第１乃至第
Ｍのスイッチ故障検出器と、これらの副の第１乃至第Ｍ
のスイッチ故障検出器にそれぞれ接続されている副の第
１乃至第Ｍの切替要求データ発生器と、これらの副の第
１乃至第Ｍの切替要求データ発生器と前記第２のマトリ
ックスイッチングユニットとの間に接続されている副の
処理ユニットと、前記第１および第２のマトリックスス
イッチングユニットに接続された第１乃至第Ｎの送信ス
イッチング回路とを具備してなり、 前記第１乃至第Ｎの入力ラインが受ける前記入力ディジ
タル信号の各々は、送信データフィールドと、ゼロ値を
表すブランクビットとを持ちかつ周期的に現れるブラン
クビットフィールドとを有し、 前記分岐回路は、前記第１乃至第Ｎの入力ラインにそれ
ぞれ接続されている第１乃至第Ｎの入力端子と、これら
の第１乃至第Ｎの入力端子にそれぞれ接続されている主
の第１乃至第Ｎの出力端子と、前記第１乃至第Ｎの入力
端子にそれぞれ接続されている副の第１乃至第Ｎの出力
端子とを有し、 前記第１のマトリックススイッチングユニットは、前記
分岐回路の前記主の第１乃至第Ｎの出力端子にそれぞれ
接続され第１乃至第Ｎの入力端子番号をそれぞれ持つ第
１乃至第Ｎの入力端子と、第１乃至第Ｎの出力端子番号
をそれぞれ持つ第１乃至第Ｎの出力端子と、複数の行列
に配置された主の第１乃至第Ｍのマトリックススイッチ
ング回路とを有し、前記第１乃至第Ｎの入力端子を選択
的に前記第１乃至第Ｎの出力端子に接続し、前記主の第
１乃至第Ｍのマトリックススイッチング回路は、第１乃
至第Ｑ（Ｑは２以上であってＮ以下の整数）のグループ
に分け、各グループが少なくとも２つのマトリックスス
イッチング回路を含み、第１乃至第Ｑのグループのマト
リックススイッチング回路が第１乃至第Ｑの基板にそれ
ぞれ形成されており、 前記第２のマトリックススイッチングユニットは、前記
分岐回路の前記副の第１乃至第Ｎの出力端子にそれぞれ
接続され第１乃至第Ｎの入力端子番号をそれぞれ持つ第
１乃至第Ｎの入力端子と、第１乃至第Ｎの出力端子番号
をそれぞれ持つ第１乃至第Ｎの出力端子と、複数の行列
に配置されている副の第１乃至第Ｍのマトリックススイ
ッチング回路とを有し、前記副の第１乃至第Ｎの入力端
子を選択的に前記副の第１乃至第Ｎの出力端子に接続
し、前記副の第１乃至第Ｍのマトリックススイッチング
回路は、第１乃至第Ｑのグループに分け、各グループが
少なくとも２つのマトリックススイッチング回路を含
み、第１乃至第Ｑのグループのマトリックススイッチン
グ回路が第１乃至第Ｑの基板にそれぞれ形成されてお
り、 前記制御部は、前記第１乃至第Ｎの入力端子番号
に対応して前記第１乃至第Ｎの出力端子番号の指定され
たものを示す接続情報信号を記憶しているメモリと、こ
のメモリおよび前記第１および第２のマトリックスイッ
チングユニットに接続されている制御ユニットとを有
し、この制御ユニットは、前記接続情報信号に従って前
記第１のマトリックスイッチングユニットに第１乃至第
Ｎの入力端子と前記第１乃至第Ｎの出力端子番号の指定
されたものにより示される前記第１乃至第Ｎの出力端子
とをクロスコネクトさせるように制御し、かつ、前記第
２のマトリックスイッチングユニットに第１乃至第Ｎの
入力端子と前記第１乃至第Ｎの出力端子番号の指定され
たものにより示される前記第１乃至第Ｎの出力端子とを
クロスコネクトさせるように制御し、 前記主の第１乃至第Ｍのスイッチ故障検出器は、それぞ
れ前記主の第１乃至第Ｍのマトリックススイッチング回
路にそれぞれ接続され、これらの主の第１乃至第Ｍのマ
トリックススイッチング回路の故障をそれぞれ検出して
主の第１乃至第Ｍのスイッチ故障信号をそれぞれ発生
し、 前記主の第１乃至第Ｍの切替要求データ発生器は、前記
主の第１乃至第Ｍのスイッチ故障検出器にそれぞれ接続
され、前記主の第１乃至第Ｍのスイッチ故障信号を受け
た時に主の第１乃至第Ｍの切替要求データを発生し、 前記主の処理ユニットは、前記主の第１乃至第Ｍの切替
要求データ発生器にそれぞれ接続されているとともに前
記主の第１乃至第Ｍのマトリックススイッチング回路の
行に沿って隣り合った２つの列の間に実質的に配置され
ている主の第１乃至第Ｍの処理回路を有し、前記主の第
１乃至第Ｍの処理回路が前記主の第１乃至第Ｍの切替要
求データをそれぞれ受けた時に前記第１乃至Ｎの第入力
ディジタル信号のブランクビットフィールドに前記主の
第１乃至第Ｍの切替要求データを挿入して主の第１乃至
Ｎの処理信号を発生し、前記主の第１乃至第Ｍの切替要
求データ発生器が前記主の第１乃至第Ｍの切替要求デー
タをそれぞれ発生しない時に前記第１乃至Ｎの第入力デ
ィジタル信号のブランクビットフィールドに前記ゼロ値
を示すゼロデータを挿入して主の第１乃至Ｎの処理信号
を発生し、前記第１の処理ユニットは、さらに主の第１
乃至第Ｍの処理回路に接続されている主のグループ処理
回路を有し、前記第１の処理ユニットが前記主の第１乃
至第Ｍの切替要求データのひとつを主の特定の切替デー
タムとして受けた時に前記主のグループ処理回路は前記
主の特定の切替データムに対応した前記主の第１乃至第
Ｍのマトリックススイッチング回路のグループに含まれ
る複数のマトリックススイッチング回路を通過する前記
第１乃至Ｎの第入力ディジタル信号のブランクビットフ
ィールドに前記主の第１乃至第Ｍの切替要求データの対
応したものを挿入して主の第１乃至Ｎの処理信号を発生
し、 前記副の第１乃至第Ｍのスイッチ故障検出器は、それぞ
れ前記副の第１乃至第Ｍのマトリックススイッチング回
路にそれぞれ接続され、これらの副の第１乃至第Ｍのマ
トリックススイッチング回路の故障をそれぞれ検出して
副の第１乃至第Ｍのスイッチ故障信号をそれぞれ発生
し、 前記副の第１乃至第Ｍの切替要求データ発生器は、前記
副の第１乃至第Ｍのスイッチ故障検出器にそれぞれ接続
され、前記副の第１乃至第Ｍのスイッチ故障信号を受け
た時に副の第１乃至第Ｍの切替要求データを発生し、 前記第２の処理ユニットは、前記副の第１乃至第Ｍの切
替要求データ発生器にそれぞれ接続されているとともに
前記副の第１乃至第Ｍのマトリックススイッチング回路
の行に沿って隣り合った２つの列の間に実質的に配置さ
れている副の第１乃至第Ｍの処理回路を有し、前記副の
第１乃至第Ｍの処理回路が前記副の第１乃至第Ｍの切替
要求データをそれぞれ受けた時に前記第１乃至Ｎの第入
力ディジタル信号のブランクビットフィールドに前記副
の第１乃至第Ｍの切替要求データを挿入して副の第１乃
至Ｎの処理信号を発生し、前記副の第１乃至第Ｍの切替
要求データ発生器が前記副の第１乃至第Ｍの切替要求デ
ータをそれぞれ発生しない時に前記第１乃至Ｎの第入力
ディジタル信号のブランクビットフィールドに前記ゼロ
値を示すゼロデータを挿入して副の第１乃至Ｎの処理信
号を発生し、前記副の処理ユニットは、さらに副の第１
乃至第Ｍの処理回路に接続されている副のグループ処理
回路を有し、前記第２の処理ユニットが前記副の第１乃
至第Ｍの切替要求データのひとつを副の特定の切替デー
タムとして受けた時に前記副のグループ処理回路は前記
副の特定の切替データムに対応した前記副の第１乃至第
Ｍのマトリックススイッチング回路のグループに含まれ
る複数のマトリックススイッチング回路を通過する前記
第１乃至Ｎの第入力ディジタル信号のブランクビットフ
ィールドに前記副の第１乃至第Ｍの切替要求データの対
応したものを挿入して副の第１乃至Ｎの処理信号を発生
し、かつ、 前記第１乃至第Ｎの送信スイッチング回路は、前記第１
のマトリックススイッチングユニットの第１乃至第Ｎの
出力端子にそれぞれ接続された主の第１乃至第Ｎの送信
入力端子と、前記第２のマトリックススイッチングユニ
ットの第１乃至第Ｎの出力端子にそれぞれ接続された副
の第１乃至第Ｎの送信入力端子と、第１乃至第Ｎの送信
出力端子と、前記主の第１乃至第Ｎの送信入力端子に与
えられる前記主の第１乃至第Ｎの処理信号の異常を検出
する主の第１乃至第Ｎの異常信号検出器と、前記副の第
１乃至第Ｎの送信入力端子に与えられる前記副の第１乃
至第Ｎの処理信号の異常を検出する副の第１乃至第Ｎの
異常信号検出器と、前記主の第１乃至第Ｎの送信入力端
子がそれぞれ受ける主の第１乃至第Ｎの処理信号の主の
第１乃至第Ｎの切替データを検出する主の第１乃至第Ｎ
の切替要求データ検出器と、前記副の第１乃至第Ｎの送
信入力端子がそれぞれ受ける副の第１乃至第Ｎの処理信
号の主の第１乃至第Ｎの切替データを検出する副の第１
乃至第Ｎの切替要求データ検出器とをそれぞれ有し、前
記副の第１乃至第Ｎの異常信号検出器が前記副の第１乃
至第Ｎの処理信号の異常を検出した時および前記副の第
１乃至第Ｎの切替要求データ検出器が前記副の第１乃至
第Ｎの処理信号の副の第１乃至第Ｎの切替データをそれ
ぞれ検出した時の少なくともひとつの時に前記主の第１
乃至第Ｎの処理信号を前記主の第１乃至第Ｎの送信入力
端子から第１乃至第Ｎの送信出力端子にそれぞれ与え、
かつ、前記主の第１乃至第Ｎの異常信号検出器が前記主
の第１乃至第Ｎの処理信号の異常を検出した時および前
記主の第１乃至第Ｎの切替要求データ検出器が前記主の
第１乃至第Ｎの処理信号の主の第１乃至第Ｎの切替デー
タをそれぞれ検出した時の少なくともひとつの時に前記
副の第１乃至第Ｎの処理信号を前記副の第１乃至第Ｎの
送信入力端子から第１乃至第Ｎの送信出力端子にそれぞ
れ与えることを特徴とするクロスコネクトネットワー
ク。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-26871 | 1992-02-13 | ||
| JP2687192 | 1992-02-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05292582A true JPH05292582A (ja) | 1993-11-05 |
| JP2965055B2 JP2965055B2 (ja) | 1999-10-18 |
Family
ID=12205359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5025833A Expired - Lifetime JP2965055B2 (ja) | 1992-02-13 | 1993-02-15 | クロスコネクトネットワーク |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5365511A (ja) |
| JP (1) | JP2965055B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100439240B1 (ko) * | 2002-09-06 | 2004-07-05 | 엘지전자 주식회사 | 디지털 회선분배 장치의 절체구조 및 그 운용방법 |
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| US4975695A (en) * | 1987-10-01 | 1990-12-04 | Data General Corporation | High speed communication processing system |
-
1993
- 1993-02-15 JP JP5025833A patent/JP2965055B2/ja not_active Expired - Lifetime
- 1993-02-16 US US08/018,027 patent/US5365511A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100439240B1 (ko) * | 2002-09-06 | 2004-07-05 | 엘지전자 주식회사 | 디지털 회선분배 장치의 절체구조 및 그 운용방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2965055B2 (ja) | 1999-10-18 |
| US5365511A (en) | 1994-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990714 |