JPH05292256A

JPH05292256A - 長尺イメージセンサ

Info

Publication number: JPH05292256A
Application number: JP4114293A
Authority: JP
Inventors: Kiichi Yamada; 紀一山田
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1992-04-08
Filing date: 1992-04-08
Publication date: 1993-11-05

Abstract

(57)【要約】（修正有）【目的】長尺イメージセンサにおいてセンサ基板接続
部分での画質の劣化を防止し、且つ高精度の基板切断技
術及び接続技術を必要とせずに容易に製造可能な長尺イ
メージセンサを得る。【構成】隣接するセンサ基板２の端部受光素子１ａ相
互の配列ピッチＰｘを、センサ基板２に配列された受光
素子１の配列ピッチＰの１．５倍以上３．７５倍以下と
するとともに、前記端部受光素子１ａ相互間に仮想素子
４を想定し、該仮想素子４の出力を前記端部受光素子１
ａ相互間の間隔に応じて、少なくとも前記端部受光素子
１ａの出力により補間出力演算手段で補間し、センサ基
板２接続部分での画質の劣化を防止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の受光素子を一列
に配設して成るセンサ基板を、前記受光素子が直線状と
なるように継ぎ合せた長尺イメージセンサに係り、特に
センサ基板接続部において画質の劣化を防止する構成に
関する。

【０００２】

【従来の技術】密着型の１次元イメージセンサは、アモ
ルファスシリコン等の光電変換膜を用いた薄膜積層構造
の受光素子を、複数個一列に配設した原稿幅に略等しい
長さの受光素子アレイから形成され、原稿画像を等倍で
読み取るように構成されている。上記のような薄膜積層
構造のイメージセンサは、ガラス等で構成された絶縁基
板上に薄膜の着膜及びパターニングを順次行なうことに
より製造されるが、着膜装置等の製造装置の制約により
長尺（日本工業規格Ａ列３番以上の長さ）の１次元イメ
ージセンサを作製することができない。

【０００３】大型図面等を等倍で読み取る長尺イメージ
センサを実現するためには、図９に示すように、複数の
受光素子１が一列に配設された３個のセンサ基板２を支
持板３上に直線状となるように接合させて形成する。受
光素子アレイが形成されたセンサ基板２（ガラス基板）
の両端部を切断し、センサ基板２同士を接合する場合、
その継ぎ目部分において、センサ基板２の端部受光素子
１ａ相互の間隔が、センサ基板２上の受光素子１の配列
ピッチと同じになるよう高精度に位置合わせをしながら
支持基板３に固定することが行なわれていた。

【０００４】

【発明が解決しようとする課題】しかしながら、センサ
基板２端部においては、切断及び接続のための余裕スペ
ースが充分でないので、基板切断技術及び接続技術に高
い精度を必要とするので、センサ基板２上の受光素子１
の配列ピッチと同じになるよう隣接するセンサ基板２の
端部受光素子１ａ同士を誤差なく位置合わせすることが
困難であるという問題点があった。すなわち、例えば、
受光素子１の配列ピッチを６２．５μｍ（密度に換算し
て１６dot／mm相当）とし、受光素子１の幅を５０μｍ
とした場合、センサ基板２を切断するための切り代と接
続精度を含めた余裕スペースは１２．５μｍとなる。通
常のガラス基板切断機を使用した場合、基板切断面の凹
凸は１０μｍ以上生じるので端部受光素子１ａを破損さ
せる可能性があり、前記余裕スペースではセンサ基板２
上の受光素子１と同じ配列ピッチで端部受光素子１ａ同
士を繋ぐことが困難であった。

【０００５】また、図１０に示すように、センサ基板２
の端部受光素子１ａの幅を他の受光素子１より狭く形成
し、切断及び接続のための余裕スペースを広くし、セン
サ基板２上の受光素子１と同じ配列ピッチＰでセンサ基
板２を支持基板３上で接続することが提案されている。
しかしこの場合、端部受光素子１ａの形状が他の受光素
子１と異なるので、出力レベルに差が生じたりモアレの
発生原因となる等、画質の劣化が避けられないという欠
点がある。

【０００６】本発明は上記実情に鑑みてなされたもの
で、長尺イメージセンサにおいてセンサ基板接続部分で
の画質の劣化を防止し、且つ高精度の基板切断技術及び
接続技術を必要とせずに容易に製造可能な長尺イメージ
センサを提供することを目的としている。

【０００７】

【課題を解決するための手段】上記従来例の問題点を解
決するため本発明は、複数の受光素子を一列に配設して
成るセンサ基板同士を接続するに際し、接続部分に２画
素以内の仮想素子を想定し、補間出力演算手段により前
記仮想素子の出力を補間するものである。そして、受光
素子アレイの各受光素子から時系列的に画像信号を読み
取る場合、受光素子配列ピッチをＰとすると、受光素子
の位置のずれが１／４Ｐ以内であれば出力信号に影響を
与えない事実に着目することにより、端部受光素子相互
の間隔が決められる。従って、前記仮想素子の数を１個
とする場合、端部受光素子相互の配列ピッチは、１．５
Ｐ〜２．５Ｐの範囲であればよい。また、仮想素子の数
を２個とする場合、端部受光素子相互の配列ピッチは、
２．２５Ｐ〜３．７５Ｐの範囲であればよい。

【０００８】すなわち本発明は、複数の受光素子を一列
に配設して成るセンサ基板を、前記受光素子が直線状と
なるように継ぎ合せた長尺イメージセンサにおいて、次
の構成を特徴としている。隣接するセンサ基板の端部受
光素子相互の配列ピッチを、センサ基板に配列された受
光素子の配列ピッチの１．５倍以上３．７５倍以下とす
る。前記端部受光素子相互間に仮想素子を想定し、該仮
想素子の出力を前記端部受光素子相互間の間隔に応じ
て、少なくとも前記端部受光素子の出力により補間出力
演算手段で補間する。

【０００９】

【作用】本発明によれば、センサ基板同士を接続して長
尺イメージセンサとする場合、センサ基板の端部受光素
子相互間に仮想素子を想定することにより、センサ基板
の端部切断に際して、切断及び接続のための余裕スペー
スを広くとることができ、高精度の切断技術及び接合技
術を用いることなくセンサ基板を切断及び接続させるこ
とができる。また、隣接するセンサ基板の端部受光素子
相互の配列ピッチを、センサ基板に配列された受光素子
の配列ピッチの１．５倍以上３．７５倍以下とするの
で、仮想素子の数を補間可能な画素数である２個以下と
することができる。仮想素子の補間出力は、前記端部受
光素子の出力をデータとし、前記端部受光素子相互間の
間隔を考慮して補間出力演算手段により計算して求め
る。

【００１０】

【実施例】本発明に係る長尺イメージセンサの一実施例
について図１を参照しながら説明する。図１は長尺イメ
ージセンサを構成するセンサ基板２同士の接続部分を示
す平面説明図である。長尺イメージセンサは、ガラス・
セラミックから成る絶縁性基板１０上に薄膜積層プロセ
スで配列ピッチがＰとなる複数の受光素子１を一列に配
設してセンサ基板２を形成し、該センサ基板２の両端部
を切断した後、支持基板３上に複数のセンサ基板２が直
線状になるように配置して構成される。

【００１１】前記受光素子１は、例えば、クロム（Ｃ
ｒ）を着膜及びパターニングすることにより各画素毎に
個別に形成する金属電極１１、帯状のアモルファスシリ
コン（ａ−Ｓｉ）から成る光電変換層１２、帯状の酸化
インジウム・スズ（ＩＴＯ）から成る透明電極１３を絶
縁性基板１０上に順次積層したサンドイッチ構造で構成
されている。前記金属電極１１には、駆動用ＩＣ（図示
せず）に接続するための引き出し配線１４がパターニン
グ時に同時に形成される。このような受光素子１によれ
ば、透明電極１３側より入射した画像情報を含んだ光に
より電荷を生成し、該電荷を各受光素子１毎に金属電極
１１の引き出し配線１４を介して駆動ＩＣにより時系列
的に出力するように構成されている。そして、前記セン
サ基板２同士の接続部分においては、仮想素子４を想定
し該仮想素子４が検知すべき出力を周辺の受光素子１の
出力で補間するように構成する。

【００１２】上記のように各受光素子１から時系列的に
画像信号を読み取る場合、受光素子１の配列ピッチがＰ
であるとき、受光素子１の位置のずれが１／４Ｐ以内で
あれば出力信号に影響を与えないことが確認されてい
る。従って、前記仮想素子４の想定を１個とした場合、
支持基板３上にセンサ基板２を配置する際に、センサ基
板２同士の接続部分におけて、センサ基板２の端部受光
素子１ａ相互の配列ピッチをＰｘとすれば、１．５Ｐ≦
Ｐｘ≦２．５Ｐを満足するように配置し、仮想素子４の
出力をセンサ基板２の端部受光素子１ａの出力から直線
補間により推定して得ている。

【００１３】仮想素子４の出力を推定して得る方法につ
いて、図２を参照して更に詳細に説明する。図２はセン
サ基板２の一端部側の受光素子１ａ、仮想素子４、前記
センサ基板２に隣接するセンサ基板２の一端部側の受光
素子１ａ´の出力をそれぞれ示している。仮想素子４の
出力は、端部受光素子１ａからの出力及び端部受光素子
１ａ´の出力から直線補間により求める。すなわち、受
光素子１ａの出力をＶａ、受光素子１ａ´の出力をＶａ
´、仮想素子の出力をＶｘとすれば、Ｖｘ＝（Ｖａ＋Ｖ
ａ´）／２で求められる。直線補間を施すことは、Ｐｘ
／２の位置に受光素子１ａ及び受光素子１ａ´の平均値
を出力する仮想素子４を配置することに他ならない。

【００１４】本実施例の場合、センサ基板２の端部受光
素子１ａ相互の配列ピッチＰｘは、２Ｐであることが望
ましいが、受光素子１の位置ずれ量は配列ピッチＰに対
し２５％程度までなら画質上問題がないので、センサ基
板２の位置合わせの精度が悪いような場合においても、
前記範囲（１．５Ｐ≦Ｐｘ≦２．５Ｐ）内であれば仮想
素子４の仮想的な位置のずれは±１／４以内におさまる
ため、画質の劣化を防止することができる。

【００１５】次に、上記のような長尺イメージセンサに
おいて、接続部分の画像信号が補間される場合のライン
全体の信号読み取り動作を、図３ないし図５を参照しな
がら説明する。長尺イメージセンサは、３つのセンサ基
板２を接続して構成され、各センサ基板２の受光素子ア
レイは、それぞれ駆動ＩＣ（図示せず）により各受光素
子１からの信号を時系列信号として出力し、該信号はＡ
／Ｄ変換器（図示せず）でディジタル信号に変換されて
いる。図３は、各センサ基板２の受光素子アレイで得ら
れるディジタル信号DATA１,DATA２,DATA３から長尺イメ
ージセンサのライン全体の時系列信号を得るための信号
処理回路を示すもので、書き込みと読み出しを非同期に
できる５つのＦＩＦＯ回路２０，３０，４０及び演算回
路５０，６０と、各ＦＩＦＯ回路の書き込みを制御する
書き込み制御線ＷＥ，ＷＥ121，ＷＥ122、各ＦＩＦＯ回
路の読み出しを制御する読み出し制御線ＲＥ１，ＲＥ
２，ＲＥ３と、演算回路５０，６０の読み出しを制御す
る読み出し制御線ＲＥ１２，ＲＥ２３と、各ＦＩＦＯ回
路及び演算回路の出力に接続された信号出力線ＯＵＴか
ら構成されている。ＦＩＦＯ回路２０，３０，４０は、
各センサ基板２の受光素子アレイからの時系列信号の書
き込み及び読み出しを行なう。演算回路５０，６０は、
各センサ基板２の接続部分における仮想素子４の出力の
補間を行なう。

【００１６】ＦＩＦＯ回路２０にはディジタル信号DATA
１が入力され、書き込み制御線ＷＥからの書き込み許可
信号パルスにより書き込みを行ない、読み出し制御線Ｒ
Ｅ１からの読み出し許可信号パルスにより信号出力線Ｏ
ＵＴに読み出される。ＦＩＦＯ回路３０にはディジタル
信号DATA２が入力され、書き込み制御線ＷＥからの書き
込み許可信号パルスにより書き込みを行ない、読み出し
制御線ＲＥ２からの読み出し許可信号パルスで信号出力
線ＯＵＴに読み出される。ＦＩＦＯ回路４０にはディジ
タル信号DATA３が入力され、書き込み制御線ＷＥからの
書き込み許可信号パルスにより書き込みを行ない、読み
出し制御線ＲＥ３からの読み出し許可信号パルスで信号
出力線ＯＵＴに読み出される。また、前記各ＦＩＦＯ回
路２０，３０，４０は、時系列信号の書き込み及び読み
出しを行なうため、書き込み用クロック信号線ＷＣＫ及
び読み出し用クロック信号線ＲＣＫが接続されている。

【００１７】演算回路５０にはディジタル信号DATA１及
びディジタル信号DATA２が入力され、ディジタル信号DA
TA１の最後尾の信号（図２における受光素子１ａの信号
Ｖａ）を書き込み制御線ＷＥ121からの書き込み許可信
号パルスにより、ディジタル信号DATA２の先頭の信号
（図２における受光素子１ａ´の信号Ｖａ´）を書き込
み制御線ＷＥ122からの書き込み許可信号パルスにより
それぞれ書き込みを行ない、演算した後、読み出し制御
線ＲＥ１２からの読み出し許可信号パルスにより信号出
力線ＯＵＴに読み出される。演算回路６０にはディジタ
ル信号DATA２及びディジタル信号DATA３が入力され、デ
ィジタル信号DATA２の最後尾の信号を書き込み制御線Ｗ
Ｅ121からの書き込み許可信号パルスにより、ディジタ
ル信号DATA３の先頭の信号を書き込み制御線ＷＥ122か
らの書き込み許可信号パルスによりそれぞれ書き込みを
行ない、演算した後、読み出し制御線ＲＥ２３からの読
み出し許可信号パルスにより信号出力線ＯＵＴに読み出
される。

【００１８】演算回路５０，６０中における演算は、図
４に示す回路で行なわれる。すなわち、ラッチ回路５１
においてディジタル信号DATA１及びディジタル信号DATA
２のうち、受光素子１ａの信号Ｖａ及び受光素子１ａ´
の信号Ｖａ´をそれぞれ書き込み制御信号ＷＥ121，Ｗ
Ｅ122でラッチし、該信号をそれぞれＲＯＭ回路５２で
１／２の出力とする。各ＲＯＭ回路５２の出力は加算さ
れてラッチ回路５３でラッチされ、３ステートバッファ
回路５４に出力される。３ステートバッファ回路５４に
おいては、読み出し制御線ＲＥ１２のパルスに応じて、
直線補間された補間出力Ｖｘを出力する。３ステートバ
ッファ回路５４の出力は、補間出力Ｖｘが出力されない
ときにはハイインピーダンス状態となっている。

【００１９】上記信号処理回路の動作について、図５の
タイミングチャートを参照しながら説明する。各センサ
基板２の受光素子アレイは、スタートパルス信号STPに
より読み取りを行ない、Ａ／Ｄ変換された時系列のディ
ジタル信号DATA１，DATA２，DATA３が並列に信号処理回
路に入力される。信号処理回路の各ＦＩＦＯ回路２０，
３０，４０においては、書き込み制御線ＷＥの書き込み
許可信号パルスにより、ディジタル信号DATA１，DATA
２，DATA３が書き込まれる。また、演算回路５０におい
ては、書き込み制御線ＷＥ121，ＷＥ122の書き込み許可
信号パルスにより、ディジタル信号DATA１の最後尾の信
号（センサ基板２の端部受光素子１ａの信号）及びディ
ジタル信号DATA２の先頭の信号（センサ基板２の端部受
光素子１ａ´の信号）をそれぞれ書き込む。演算回路６
０においても同様に、書き込み制御線ＷＥ121，ＷＥ122
の書き込み許可信号パルスにより、ディジタル信号DATA
２の最後尾の信号（センサ基板２の端部受光素子１ａの
信号）及びディジタル信号DATA３の先頭の信号（センサ
基板２の端部受光素子１ａ´の信号）をそれぞれ書き込
む。

【００２０】読み出し動作においては、先ず、読み出し
制御線ＲＥ１の読み出し許可信号パルスによりＦＩＦＯ
回路２０からディジタル信号DATA１が出力信号線ＯＵＴ
に出力される。次に、読み出し制御線ＲＥ１２の読み出
し許可信号パルスにより演算回路５０から１画素分の補
間出力信号Ｖｘが出力信号線ＯＵＴに出力される。続い
て、読み出し制御線ＲＥ２の読み出し許可信号パルスに
よりＦＩＦＯ回路３０からディジタル信号DATA２が、読
み出し制御線ＲＥ２３の読み出し許可信号パルスにより
演算回路６０から１画素分の補間出力信号Ｖｘが、読み
出し制御線ＲＥ３の読み出し許可信号パルスによりＦＩ
ＦＯ回路４０からディジタル信号DATA３が順次出力信号
線ＯＵＴに出力されることにより、長尺イメージセンサ
のライン全体の画像信号を得る。

【００２１】図６及び図７は、本発明の他の実施例を示
すもので、センサ基板２の接続部分における仮想素子４
の想定を２個とするものである。図中、図１と同様の構
成をとる部分については同一符号を付している。この場
合、２個の仮想素子４についてそれぞれ１／４Ｐのずれ
が許容されるので、センサ基板２の端部受光素子１ａ相
互の配列ピッチをＰｘとすれば、２．２５Ｐ≦Ｐｘ≦
３．７５Ｐを満足するようにセンサ基板２を配置すれば
よい。各仮想素子４の出力は、前記同様にセンサ基板２
の端部受光素子１ａの出力を基に直線補間により推定し
て得ている。

【００２２】各仮想素子４の出力を推定して得る方法に
ついて、図７を参照して更に詳細に説明する。図７はセ
ンサ基板２の一端部側の受光素子１ａ、仮想素子４、前
記センサ基板に隣接するセンサ基板２の一端部側の受光
素子１ａ´の出力をそれぞれ示している。各仮想素子４
の出力は、受光素子１ａからの出力及び受光素子１ａ´
の出力から直線補間により求める。すなわち、受光素子
１ａの出力をＶａ、受光素子１ａ´の出力をＶａ´、各
仮想素子４の出力をＶｙ，Ｖｚとすれば、Ｖｙ＝（２Ｖ
ａ＋Ｖａ´）／３，Ｖｚ＝（Ｖａ＋２Ｖａ´）／３で求
められる。前記直線補間により仮想素子の出力を求める
ことは、Ｐｘを３等分した位置にそれぞれＶｙ，Ｖｚを
出力する仮想素子４を配置することに他ならない。

【００２３】本実施例の場合、センサ基板２の端部受光
素子１ａ相互の配列ピッチＰｘは、３Ｐであることが望
ましいが、受光素子１の位置ずれ量は配列ピッチＰに対
し２５％程度までなら画質上問題がないので、センサ基
板２の位置合わせの精度が悪いような場合においても、
前記範囲（２．２５Ｐ≦Ｐｘ≦３．７５Ｐ）内であれば
仮想素子４の仮想的な位置のずれは±１／４以内におさ
まるため、画質の劣化を防止できる。

【００２４】本実施例においても前記実施例と同様に、
各センサ基板２の受光素子アレイからの時系列信号をデ
ィジタル変換し、これらの信号を信号処理回路で処理し
て長尺イメージセンサのライン全体の画像信号を得る。
信号処理回路の構成は図３と同様であるが、前記実施例
では接続部分において補間する画素（仮想素子４）を１
個としたのに対して、本実施例では２個としている。従
って、読み出し制御線ＲＥ１２，ＲＥ２３の読み出し許
可信号パルスのパルス幅を２画素分とする。

【００２５】また、演算回路５０，６０中における演算
は、図８に示す回路で行なわれる。すなわち、ラッチ回
路５１において、ディジタル信号DATA１及びディジタル
信号DATA２のうち、受光素子１の信号Ｖａ及び受光素子
１ａ´の信号Ｖａ´をそれぞれ書き込み制御信号ＷＥ12
1，ＷＥ122でラッチし、該信号をそれぞれＲＯＭ回路５
２ａで１／３の出力とする。各ＲＯＭ回路５２ａの出力
をそれぞれＲＯＭ回路５２ｂにより２倍の出力とし、前
記ＲＯＭ回路５２ａの出力とＲＯＭ回路５２ｂの出力と
を加算してラッチ回路５３でラッチし、もう一方のＲＯ
Ｍ回路５２ａの出力とＲＯＭ回路５２ｂの出力とを加算
してラッチ回路５３でラッチする。ラッチされた信号は
各３ステートバッファ回路５４に出力される。３ステー
トバッファ回路５４においては、読み出し制御線ＲＥ１
２ａの読み出し許可信号パルスに応じて、直線補間され
た補間出力Ｖｙを出力する。また、３ステートバッファ
回路５４においては、読み出し制御線ＲＥ１２ｂの読み
出し許可信号パルスに応じて、直線補間された補間出力
Ｖｚを出力する。各３ステートバッファ回路５４の出力
は、補間出力Ｖｙ，Ｖｚが出力されないときにはハイイ
ンピーダンス状態となっている。従って、演算回路５
０，６０においては、直線補間された２画素分の信号を
得ることができる。

【００２６】上述した実施例によれば、センサ基板２の
端部受光素子１ａ相互間に想定する仮想素子４の出力
は、仮想素子４の仮想位置に基づいて仮想素子４に最も
近い２つの端部受光素子１ａの出力から直線補間した
が、周辺４個の受光素子１の出力を基礎としたり、ま
た、各出力に重み係数を乗じて演算するようにしてもよ
い。

【００２７】

【発明の効果】本発明によれば、複数のセンサ基板を接
続した成る長尺イメージセンサにおいて、接続部におけ
るセンサ基板の端部受光素子相互間に仮想素子を想定
し、端部受光素子相互の間隔に応じて、前記仮想素子の
出力を当該仮想素子が検知すべき画素の周辺の画素配列
を参照して推定して出力する構成としたので、高精度の
基板切断及び接合技術を用いることなくセンサ基板を接
続して長尺イメージセンサを得ることができる。また、
端部受光素子相互の間隔を、受光素子配列ピッチの１．
５以上３．７５以下として、仮想素子の数を２個以下と
するとともに、仮想素子１個に対してのずれ量を受光素
子配列ピッチＰの１／４以下とすることができるので、
画質の劣化を防止することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す長尺イメージセンサ
のセンサ基板接続部分の平面説明図である。

【図２】図１の実施例におけるセンサ基板の端部受光
素子及び仮想素子の位置に対する出力を説明するための
グラフ図である。

【図３】信号処理回路のブロック図である。

【図４】信号処理回路において補間出力を得るための
ブロック図である。

【図５】信号処理回路の動作を示すタイミングチャー
ト図である。

【図６】本発明の他の実施例を示す長尺イメージセン
サの接続部分の平面説明図である。

【図７】図６の実施例におけるセンサ基板の端部受光
素子及び仮想素子の位置に対する出力を説明するための
グラフ図である。

【図８】信号処理回路において補間出力を得るための
ブロック図である。

【図９】長尺イメージセンサの斜視説明図である。

【図１０】長尺イメージセンサにおけるセンサ基板接
続部分の従来構造を示す平面説明図である。

【符号の説明】

１…受光素子、１ａ…端部受光素子、２…センサ基
板、３…支持基板、４…仮想素子、１０…絶縁性基
板、１１…金属電極、１２…光電変換層、１３…
透明電極、１４…引き出し配線、２０，３０，４０
…ＦＩＦＯ回路、５０，６０…演算回路

Claims

【特許請求の範囲】

【請求項１】複数の受光素子を一列に配設して成るセ
ンサ基板を、前記受光素子が直線状となるように継ぎ合
せた長尺イメージセンサにおいて、隣接するセンサ基板
の端部受光素子相互の配列ピッチを、センサ基板に配列
された受光素子の配列ピッチの１．５倍以上３．７５倍
以下とするとともに、前記端部受光素子相互間に仮想素
子を想定し、該仮想素子の出力を前記端部受光素子相互
間の間隔に応じて、少なくとも前記端部受光素子の出力
により補間出力演算手段で補間することを特徴とする長
尺イメージセンサ。