JPH05291929A - Semiconductor circuit - Google Patents

Semiconductor circuit

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JPH05291929A
JPH05291929A JP4094070A JP9407092A JPH05291929A JP H05291929 A JPH05291929 A JP H05291929A JP 4094070 A JP4094070 A JP 4094070A JP 9407092 A JP9407092 A JP 9407092A JP H05291929 A JPH05291929 A JP H05291929A
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switch
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Shinji Horiguchi
Kiyoo Ito
Takeshi Sakata
清男 伊藤
真志 堀口
健 阪田
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Hitachi Ltd
株式会社日立製作所
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Abstract

PURPOSE: To obtain a semiconductor circuit in which the possibility of an inverted output is precluded, stable operation is attained and high speed stability operation is implemented with low power consumption by providing a level hold circuit to an output terminal of a logic circuit so as to hold an output of the logic circuit.
CONSTITUTION: In the operation of a logic circuit LC, switches SWH, SWL are closed to confirm an output OUT in response to an input IN, then the switches SWH, SWL are open. Then, a current path from a current source VHH to a source VLL via the logic circuit LC is interrupted and a level hold circuit LH holds an output of the logic circuit LC. On the other hand, the circuit with a large drive capability is used for the circuit LC to attain high speed operation in a short delay time. Furthermore, since no current flows through the circuit LC in the standby state, the current consumption is due to a current flowing through the circuit LH and the circuit LH keeps the output OUT of the circuit LC, then, the circuit is realized in which the possibility of malfunction is precluded, the operation is stable at a high speed with low power consumption.
COPYRIGHT: (C)1993,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は半導体回路に関し、特に低消費電力で高速に安定動作を行う半導体回路に関する。 The present invention relates to a semiconductor circuit BACKGROUND OF THE relates to a semiconductor circuit to perform a stable operation, especially at high speed with low power consumption.

【0002】 [0002]

【従来の技術】CMOS論理回路は、低消費電力で高集積化に適しているため広く用いられている。 BACKGROUND OF THE INVENTION CMOS logic circuits are widely used because it is suitable for high integration with low power consumption. 例として、 As an example,
CMOSインバータを図8に示す。 A CMOS inverter shown in FIG. NMOSトランジスタMNとPMOSトランジスタMPで構成されている。 It is composed of a NMOS transistor MN and PMOS transistor MP.
入力INがトランジスタMN,MPのゲートに入力され、MN,MPのドレインに出力OUTが得られる。 Input IN transistors MN, is input to the gate of the MP, MN, the output OUT to the drain of MP obtained.

【0003】1989 インターナショナル シンポジウム オン ブイ・エル・エス・アイ テクノロジー, [0003] The 1989 International Symposium on buoy El es Eye technology,
システムズ アンド アプリケーションズ、プロシーディングズ オブ テクニカル ペーパーズ(1989年5 Systems and Applications, Proceedings of Technical Papers (1989 5
月)第188頁から第192頁(1989 International S Month) the first 192 pages from 188 pages (1989 International S
ymposium on VLSI Technology, Systems and Applicati ymposium on VLSI Technology, Systems and Applicati
ons, Proceedings of Technical Papers, pp.188-192 ons, Proceedings of Technical Papers, pp.188-192
(May 1989))に述べられているように、CMOS論理回路の発展は、製造技術の向上によるMOSデバイスのスケーリングに支えられてきた。 As stated in (May 1989)), the development of CMOS logic circuits have been supported by the scaling of the MOS devices by improving production technology. 一方、このスケーリングによるゲート酸化膜の耐圧低下に伴い、半導体装置の動作電圧を下げる必要がある。 On the other hand, with according to the scaling in a pressure drop in the gate oxide film, it is necessary to lower the operating voltage of the semiconductor device. また、電池動作の携帯用機器などで用いる必要がある半導体装置では、低消費電力化のために、一層動作電圧を下げる必要がある。 Further, in the semiconductor device must be used in such portable equipment battery operation, in order to reduce power consumption, it is necessary to lower the further operating voltage. また、 Also,
動作電圧を下げても動作速度が低下しないようにするためには、トランジスタの駆動能力を確保するためには、 For even lower the operating voltage operating speed is not adversely affected, in order to ensure the driving ability of the transistor,
トランジスタのしきい値電圧を小さくしなければならない。 It is necessary to reduce the threshold voltage of the transistor. 例えば、上記文献によれば、チャネル長0.25μ For example, according to the literature, the channel length 0.25μ
mで1.5V動作を行うトランジスタのしきい値電圧は、0.35Vと予想される。 The threshold voltage of the transistor for 1.5V operation by m is expected to 0.35 V. 周知のスケーリング則に従えば、動作電圧にしきい値電圧を比例させるので、動作電圧を1Vとすれば、しきい値電圧は0.24V程度になる。 According to the well-known scaling rule, since the proportion of the threshold voltage to the operating voltage, if the operating voltage and 1V, the threshold voltage is about 0.24 V.

【0004】 [0004]

【発明が解決しようとする課題】しきい値電圧を小さくすると、オフとなっているトランジスタのサブスレッショルド電流が増加する。 Reducing the threshold voltage [0005], the sub-threshold current of the transistor is off is increased. 例えば、図8で入力INがハイレベルVHHの時、PMOSトランジスタMPはゲート,ソース共にVHHであるのでオフであるが、MPのしきい値電圧が小さいとサブスレッショルド電流が流れる。 For example, when the input IN in Figure 8 a high level VHH, PMOS transistor MP has a gate, but is off because it is VHH source both subthreshold current flows threshold voltage of MP is small. この時NMOSトランジスタMNはオンであるので、MPのサブスレッショルド電流は、第1電源電圧V At this time, since the NMOS transistor MN is on, the sub-threshold current of the MP, the first power supply voltage V
HHから第2電源電圧VLLに流れる貫通電流となる。 A through current flowing from the HH to the second power supply voltage VLL.
しかし、MNのオン抵抗は十分小さいから、MPのサブスレッショルド電流により出力OUTが高レベルになることはない。 However, since the on-resistance of the MN is sufficiently small, there is no possibility that the output OUT by the sub-threshold current of the MP goes high. このように、トランジスタのサブスレッショルド電流は、スタティック回路の信号出力動作を不安定にする訳ではない。 Thus, the sub-threshold current of the transistor, not destabilize the signal output operation of the static circuit. また、サブスレッショルド電流は、一般に出力端子OUTに接続される負荷容量を充放電する電流に比べれば小さく、動作時の消費電流に与える影響は小さい。 The sub-threshold current is generally small compared to load capacitance connected to the output terminal OUT to a current for charging and discharging is small influence on the current consumption during operation. しかし、電池で動作して待機状態が長く続くような装置では、貫通電流による消費電力が問題となることが、上記文献に述べられている。 However, in devices such as a standby state continues for a long time to work on batteries, the power consumption due to through-current is a problem are set forth in the above document. エクステンデッドアブストラクツ オブ ザ 1991 インターナショナル コンファレンスオン ソリッド ステート デバイシズ アンド マテリアルズ(1991年8月)第468頁から第471頁(Extended Abstracts of the Extended Abstracts of The 1991 International Conference on Solid State Debaishizu and Materials (August 1991) # 471 pages from the first 468 pages (Extended Abstracts of the
1991 International Conference on Solid State Devic 1991 International Conference on Solid State Devic
es and Materials, pp.468-471 (Aug. 1991))によれば、電池動作のCMOSDRAMの周辺回路用トランジスタのしきい値電圧の最小値は0.22V以上であり、 es and Materials, according to the pp.468-471 (Aug. 1991)), the minimum value of the threshold voltage of the peripheral circuit transistor of CMOSDRAM battery operation is at least 0.22V,
さらに製造上のバラツキを見込んで、0.4V程度以上の値としなければならない。 Further in anticipation of variations in manufacturing, it must be a value of more than about 0.4V. したがって、しきい値電圧がスケーリングできないため、従来通りのスケーリングで動作電圧を1V程度以下にすることは不可能である。 Therefore, since the threshold voltage can not be scaled, it is not possible to the operating voltage below about 1V scaling of conventional.
待機状態の貫通電流を低減するために、トランジスタM In order to reduce the through current in the standby state, the transistors M
N,MPと直列にスイッチを挿入し、待機時でそのスイッチをオフにして貫通電流を遮断する手法が考えられる。 N, insert the switch into MP series, methods for blocking is considered a through current in the off the switch in the standby mode. しかし、その場合スイッチをオフにすると出力端子OUTがフローティング状態になるため、リーク電流などにより出力が反転する恐れがあり、動作が不安定になる。 However, since the output terminal OUT and to turn off the if the switch is in a floating state, there is a possibility that such the output leakage current reverses, the operation becomes unstable. 本発明は、以上のような問題を解決するためになされた。 The present invention was made to solve the above problems. すなわち本発明の目的は、動作時の遅延時間が小さく高速で、待機状態で貫通電流が流れず低消費電力で、待機状態でも出力が保持され安定な半導体回路を提供することにある。 That object of the present invention is a high speed small delay time during operation with low power consumption without through current flows in the standby state, to provide a stable semiconductor circuit output is held in the standby state.

【0005】 [0005]

【課題を解決するための手段】上記目的を達成するための本発明の特徴は、入力が変化しない待機状態で電源間に貫通電流が流れる論理回路に対して、貫通電流の経路にスイッチを設け、待機状態では上記スイッチをオフにして該論理回路を通じて流れる電流経路を遮断し、論理回路の出力端子にレベルホールド回路を設け、少なくともスイッチがオフの期間に上記レベルホールド回路により該論理回路の出力を保持することにある。 Feature of the present invention for achieving the above object, there is provided a means for solving], to the logic circuit through current flows between the power supply in a standby state in which the input does not change, the switch is provided in the path of through current in the standby state interrupts the current path that flows through the logic circuit turns off the switch, the level hold circuits provided at the output terminal of the logic circuit, at least the switch output of the logic circuit by the level hold circuit during the off It is to hold a.

【0006】 [0006]

【作用】遅延時間は、レベルホールド回路の影響は小さく、論理回路により定まる。 [Action] delay time is small influence of the level hold circuit, determined by the logic circuit. 論理回路に駆動能力の大きい高速な回路を用いても、待機状態では論理回路を通じて電流が流れないため、消費電流はレベルホールド回路を通じて流れる電流だけである。 Be used a large high speed circuit driving capability to the logic circuit, since no current flows through the logic circuit in the standby state, the current consumption is only current flowing through the level-hold circuit. レベルホールド回路は、出力を保持するだけなので駆動能力が小さくて良く、消費電流は小さくできる。 Level hold circuit, because only holds the output good drivability is small, the current consumption can be reduced. スイッチをオフにしても、レベルホールド回路により論理回路の出力が保持されるので、出力が反転する恐れが無く、安定に動作する。 Turning off the switch, the output of the logic circuit is held by the level hold circuit, a possibility that the output is inverted without, it operates stably. 従って、低消費電力で高速に安定動作を行う半導体装置を実現できる。 Therefore, it is possible to realize a semiconductor device which performs stable operation at high speed with low power consumption.

【0007】 [0007]

【実施例】以下、本発明を実施例を用いて説明する。 BRIEF DESCRIPTION using the present invention embodiment. 図1に本発明の概念的実施例を示す。 It shows a conceptual embodiment of the present invention in FIG. 論理回路LCが、スイッチSWH及びSWLを介して、高電位の電源線VH Logic circuit LC through the switch SWH and SWL, high-potential power supply line VH
H及び低電位の電源線VLLに接続される。 It is connected to the power supply line VLL of H and a low potential. 論理回路L Logic circuit L
Cの出力端子OUTには、レベルホールド回路LHが接続される。 The output terminal OUT and C, level-hold circuit LH is connected. スイッチSWHとSWLは、制御パルスCK Switch SWH and SWL, the control pulse CK
で制御され、同時にオン,オフする。 In a controlled, at the same time on and off. 論理回路LCは、 Logic circuit LC,
インバータ、NAND回路、NOR回路などの論理ゲートやフリップフロップ回路、あるいはそれら複数個の組合せで構成される。 Inverter, NAND circuit, logic gates and flip-flop circuits such as NOR circuit, or consists of those plurality of combinations. レベルホールド回路LHは、正帰還回路により構成できる。 Level hold circuit LH may be formed by a positive feedback circuit. 論理回路LCの動作は、スイッチSWH及びSWLをオンにして行う。 Operation of the logic circuit LC is carried out by turning on the switches SWH and SWL. 論理回路LCの入力INに応じた出力OUTが確定した後、スイッチS After the output OUT in response to an input IN of the logic circuit LC has been determined, the switch S
WH及びSWLをオフにして、論理回路LCを介したV The WH and SWL off and over the logic circuit LC V
HHからVLLへの電流経路を遮断し、論理回路LCの出力をレベルホールド回路LHにより保持する。 To cut off the current path to the VLL from HH, held by the level hold circuit LH an output of the logic circuit LC. 回路の遅延時間は、レベルホールド回路LHのゲート入力容量が小さいので、このレベルホールド回路LHがほとんど影響せずに、実質的に論理回路LCの遅延時間により定まる。 The delay time of the circuit, since the gate input capacitance of the level-hold circuit LH is small, without affecting the level-hold circuit LH most, substantially determined by the delay time of the logic circuit LC. 一方、論理回路LCに駆動能力の大きい回路を用いて遅延時間の短い高速な動作を行うことができる。 On the other hand, it is possible to perform a short high-speed operation of the delay time using a large circuit driving capability to the logic circuit LC. また、待機状態では論理回路LCを通じて電流が流れないため、消費電流はレベルホールド回路LHを通じて流れる電流だけである。 Further, in the standby state because no current flows through the logic circuit LC, current consumption is only current flowing through the level-hold circuit LH. レベルホールド回路LHは、駆動能力が小さくて良いので、消費電流は小さくできる。 Level hold circuit LH is, the driving capability may be small, the current consumption can be reduced. しかも、レベルホールド回路LHにより論理回路LCの出力OUTが維持されるため、誤動作の恐れがない。 Moreover, since the output OUT of the logic circuit LC is maintained by the level hold circuit LH, there is no possibility of malfunction. したがって、低消費電力で高速に安定動作を行う回路を実現できる。 Therefore, it is possible to realize a circuit that performs high-speed stable operation with low power consumption. 以下に、本発明の具体的な実施例を、より詳細に説明する。 Hereinafter, specific embodiments of the present invention will be described in more detail.

【0008】本発明をCMOSインバータに適用した実施例を、図2に示す。 [0008] The embodiment of the present invention is applied to a CMOS inverter, shown in FIG. NMOSトランジスタMN1,P NMOS transistor MN1, P
MOSトランジスタMP1が、それぞれ図1でのスイッチSWL,SWHとして動作する。 MOS transistor MP1, the switch SWL in FIG. 1, respectively, operates as a SWH. 論理回路LCをオフにしたときのリーク電流を小さくするため、トランジスタMN1,MP1のしきい値電圧は論理回路LCを構成するMOSトランジスタのしきい値電圧より大きくする。 To reduce the leakage current when off the logic circuit LC, the threshold voltage of the transistor MN1, MP1 is larger than the threshold voltage of the MOS transistors constituting the logic circuit LC. また、オン抵抗が大きくならないように、トランジスタMN1,MP1のチャネル幅/チャネル長を論理回路LCを構成するMOSトランジスタのチャネル幅/チャネル長より大きな値に定める。 Also, as the on-resistance is not increased, the transistor MN1, determined MP1 channel width / channel length of a value greater than the channel width / channel length of the MOS transistors constituting the logic circuit LC. NMOSトランジスタMN1のゲートには制御パルスCKが、PMOSトランジスタMP1のゲートには制御パルスCKBが入力される。 Control pulse CK to the gate of the NMOS transistor MN1, to the gate of the PMOS transistor MP1 controlled pulse CKB is inputted. CKBは、CKの逆相の相補信号である。 CKB are complementary signals of opposite phase CK. 論理回路としてNMOSトランジスタMN2とPMOSトランジスタMP2からなるCMOSインバータINVを、スイッチとしてのMN1,MP1に直列に接続する。 The CMOS inverter INV consisting of NMOS transistor MN2 and the PMOS transistor MP2 as a logic circuit, connected in series to the MN1, MP1 as a switch. また、 Also,
低電圧動作で駆動能力を大きくするため、CMOSインバータINVのトランジスタMN2,MP2のしきい値電圧は小さくする。 Order to increase the driving ability at a low voltage operation, the threshold voltage of the transistor MN2, MP2 of the CMOS inverter INV is reduced. またインバータINVの出力端子O Further, the output terminal O of the inverter INV
UTには、NMOSトランジスタMN3,MN4とPM The UT, NMOS transistor MN3, MN4 and PM
OSトランジスタMP3,MP4からなるレベルホールド回路LHが接続される。 OS transistor MP3, the level hold circuit LH consisting MP4 is connected. 出力OUTを保持している間の貫通電流を小さくするため、レベルホールド回路LH To reduce the through current while holding the output OUT, the level hold circuit LH
のトランジスタMN3,MN4,MP3,MP4のしきい値電圧をインバータINVを構成するMOSトランジスタより大きくし、またチャネル幅/チャネル長を小さくし消費電力を低減する。 Transistors MN3, MN4, MP3, the MP4 threshold voltage larger than MOS transistor constituting the inverter INV, also reduces the power consumption by reducing the channel width / channel length. 電源電圧としきい値電圧の数値例を挙げる。 Numerical examples of the power supply voltage and the threshold voltage. VLLを接地電位0Vとし、VHHを外部電源電圧1Vとする。 The VLL and the ground potential 0V, thereby the external power supply voltage of 1V to VHH. NMOSトランジスタのしきい値電圧は、MN2は0.2V,MN1とMN3及びMN The threshold voltage of the NMOS transistor, MN2 is 0.2V, MN1 and MN3 and MN
4は0.4Vとする。 4 is the 0.4V. PMOSトランジスタのしきい値電圧は、MP2は−0.2V,MP1とMP3及びMP The threshold voltage of the PMOS transistor, MP2 is -0.2V, MP1 and MP3 and MP
4は−0.4Vとする。 4 is set to -0.4V.

【0009】図3に示すタイミング図を用いて、図2の半導体回路の動作を説明する。 [0009] with reference to the timing diagram shown in FIG. 3, the operation of the semiconductor circuit of FIG. まず、入力信号INのレベル変化に先行して制御パルスCKをVHHに上げ、C First, prior to the level change of the input signal IN increases the control pulse CK to VHH, C
KBをVLLに下げて、スイッチ・トランジスタMN Lower the KB to VLL, the switch transistor MN
1,MP1をオンにして、インバータINVを電源VH 1, MP1 is turned on, and the inverter INV power VH
Hと,接地電位VLLとに接続する。 And H, is connected to the ground potential VLL. 入力信号INがV Input signal IN is V
LLからVHHに上がることにより、インバータINV By go up to VHH from LL, the inverter INV
のMP2がオフにMN2がオンになり、出力OUTがV Of MP2 is MN2 off is turned on, the output OUT is V
HHからVLLに放電される。 It is discharged from HH to VLL. この時、トランジスタM At this time, transistor M
N2は飽和領域で導通を始め、MN2を流れる電流値はゲート(入力端子IN)−ソース(ノードNL)間の電圧で定まる。 N2 starts to conduct in the saturation region, the value of the current flowing through the MN2 gate (input terminal IN) - determined by the voltage between the source (node ​​NL). スイッチ・トランジスタMN1がノードN Switch transistor MN1 node N
LとVLLとの間に設けられているので、MN1のオン抵抗とMN2から流れる電流によりノードNLの電位が一時的に上昇する。 Since it is provided between the L and VLL, the potential of the node NL by a current flowing from the on-resistance and MN2 of MN1 is temporarily increased. しかし、MN1のゲートはVHHとなっているので、しきい値電圧が大きくても、オン抵抗が十分小さくなるように設計することができ、遅延時間に対する影響を小さくできる。 However, the gate of MN1 is because has a VHH, be greater the threshold voltage, can be designed to turn on resistance is sufficiently small, it is possible to reduce the influence on the delay time. また、このように出力O In addition, output in this way O
UTがVHHからVLLに反転するとき、レベルホールド回路LHは出力OUTをVHHに保つように、MN4 When UT is inverted VLL from VHH, level-hold circuit LH is to keep the output OUT to VHH, MN4
がオフにMP4がオンになっている。 There MP4 is turned on to off. そのため、MN2 Therefore, MN2
がオンになることによりVHHからMP4,MN2を通じてVLLに貫通電流が流れるが、MN2に比べてMP MP There VLL through current flows but through MP4, MN2 from VHH by turned on, as compared to the MN2
4の駆動能力を小さく設計することにより、遅延時間や消費電流に対する影響を小さくすることができる。 By design a small fourth drive capability, it is possible to reduce the influence on the delay time and the current consumption. このようにレベルホールド回路LHの駆動能力よりインバータの駆動能力が大きいので、入力INの上昇に応答して出力OUTが低下することにより、レベルホールド回路LHのMN3がオフにMP3がオンになり、レベルホールド回路内のノードNLHがVLLからVHHに反転し、MN4がオンにMP4がオフになって、レベルホールド回路LHは出力OUTをVLLに保つように動作し、貫通電流は流れなくなる。 Since the inverter driving capability than the driving capability of the level-hold circuit LH is large, by which the output OUT in response to decrease the rise of the input IN, MN3 level hold circuit LH is MP3 off is turned on, reversed from a node NLH in the level hold circuit VLL to VHH, MN4 is the MP4 oN off, the level-hold circuit LH operates so as to keep the output OUT to the VLL, through current does not flow. また、インバータINV In addition, the inverter INV
のMP2はゲート,ソースが共にVHHなのでオフであるが、しきい値電圧が小さいため、この状態のままでは、リーク電流が大きく貫通電流がインバータINVを通じて流れる。 'S MP2 gate, but is off since the source are both VHH, since the threshold voltage is small, while in this state, large through current leakage current flows through the inverter INV. そして、制御パルスCKをVLLに下げ、CKBをVHHに上げて、スイッチ・トランジスタMN1,MP1をオフにして、インバータINVを電源VHHと接地電位VLLから分離する。 Then, lowering the control pulse CK to VLL, raising the CKB to VHH, turns off the switch transistors MN1, MP1, separating the inverter INV from the power supply VHH and a ground potential VLL. この時に、MN At this time, MN
1,MP1はゲート,ソースが等電位で、しきい値電圧が大きいため完全にオフになる。 1, MP1 gate, source equipotential, is completely off because the threshold voltage is large. しかし、レベルホールド回路LHの正帰還動作により、出力OUTはVHHに保たれることができる。 However, the positive feedback operation of the level hold circuit LH, the output OUT can be maintained at VHH. このとき、NMOSトランジスタMN2がオンなので、ノードNLはレベルホールド回路LHによりVLLに保たれる。 At this time, NMOS transistor MN2 is so turned on, the node NL is kept at VLL by the level hold circuit LH. 一方、ノードNHから出力端子OUTへのPMOSトランジスタMP2のリーク電流のため、ノードNHの電圧はレベルホールド回路LHの低レベル出力の影響により低下し始める。 On the other hand, the leakage current of the PMOS transistor MP2 from the node NH to the output terminal OUT, and the voltage of the node NH starts to drop due to the influence of low-level output of the level-hold circuit LH. 従って、MP2はゲート電位よりもソース電位が下がり完全にオフとなる。 Therefore, MP2 becomes off completely lower the source potential than the gate potential. その結果、待機状態でインバータINV The inverter INV As a result, in the standby state
の貫通電流は流れない。 Through current does not flow. そして、入力信号INが変化する前に、再び制御パルスCKをVHHに上げ、CKBをVLLに下げて、スイッチ・トランジスタMN1,MP Then, before the input signal IN changes, increasing the control pulse CK to VHH again, lowering the CKB to VLL, switch transistors MN1, MP
1をオンにして、ノードNHをVHHにする。 And 1 to turn on, the node NH in VHH. 入力IN Input IN
がVHHからVLLに反転することにより、先の動作とは逆に出力OUTがVLLからVHHに反転する。 There by inverting the VLL from VHH, the previous operating output OUT conversely inverted VHH from VLL. 尚、 still,
インバータINVとレベルホールド回路LHを通じて貫通電流が流れる期間が短くなるように、レベルホールド回路LHが出力OUTにすばやく追従するのが望ましい。 As the period in which the through current flows through the inverter INV and the level-hold circuit LH becomes shorter, the level-hold circuit LH to quickly follow the output OUT is desirable. そのため、インバータINVとレベルホールド回路LHは近接して配置し、配線遅延を小さくする。 Therefore, the inverter INV and the level-hold circuit LH is arranged close to reduce the wiring delay. 図2と図3で説明した本実施例から明らかなように、スイッチとして用いるMOSトランジスタMN1,MP1のしきい値電圧を、従来サブスレッショルド電流を小さくするために必要とされている0.4V程度以上にすれば、待機状態の貫通電流を増加させずに、論理回路中のMOS As is apparent from the embodiment described in FIG. 2 and FIG. 3, MOS transistors MN1, MP1 threshold voltage of, 0.4V order is needed in order to reduce the conventional sub-threshold current used as a switch if above, without increasing the through current in the standby state, MOS in the logic circuit
トランジスタMN2,MP2のしきい値電圧を小さくすることができる。 It is possible to reduce the threshold voltage of the transistor MN2, MP2. 動作電圧を1V以下に低電圧化しても、MOSトランジスタMN2,MP2のしきい値電圧を0.25V以下にして駆動能力を確保できる。 Even if a lower voltage the operating voltage below 1V, the threshold voltage of the MOS transistor MN2, MP2 can be secured to drive capacity below 0.25 V. したがって、低電圧化による低消費電力かが実現できる。 Accordingly, low consumption or power by low voltage can be realized. また、従来のスケーリング則に基づき、素子のスケーリングによる性能向上が実現できる。 Further, based on the conventional scaling law it can be realized performance improvement by device scaling. しかも、スイッチとレベルホールド回路を負荷すること以外は、従来のCMO Moreover, except that the load switches and level-hold circuit, the conventional CMO
S論理回路と同じ構成であるので、従来と同じ設計手法を用いることができる。 Since the same configuration as the S logic circuit, it is possible to use the same design techniques as conventional.

【0010】図4は、本発明をCMOSインバータチェーンに適用した他の実施例を示している。 [0010] Figure 4 shows another embodiment of the present invention is applied to a CMOS inverter chain. 図2に示した1段のインバータにスイッチ2個とレベルホールド回路も設けた構成を多段接続すればインバータチェーンが実現できるが、本実施例はスイッチとレベルホールド回路とを複数のインバータで共有して、素子数及び面積を小さくした例である。 Although the configuration in which also switching two and level-hold circuit in one stage of the inverter shown in FIG. 2 inverter chain can be realized by a multistage connection, this embodiment shares a switch and a level hold circuit by a plurality of inverters Te is an example of reducing the number of elements and area. ここでは4段のインバータチェーンの場合を例にとるが、他の段数の場合も同様に構成される。 Here take the case of a four-stage inverter chain as an example, but the same configuration in the case of other stages. 4個のインバータINV1,INV2,INV3, Four inverters INV1, INV2, INV3,
INV4が直列接続される。 INV4 are connected in series. 最終段のインバータINV The final stage of the inverter INV
4の出力端子OUTにレベルホールド回路LHが接続される。 Level-hold circuit LH to the output terminal OUT 4 is connected. 各インバータは、図2中のINVと同様なしきい値およびチャネル幅/チャネル長のPMOSトランジスタ1個とNMOSトランジスタ1個とで構成される。 Each inverter is comprised of a one and one NMOS transistor PMOS transistor of similar threshold and the channel width / channel length and INV in FIG. これとは異なり、各インバータのトランジスタサイズ(チャネル幅/チャネル長)は、同じであっても異なっていても良い。 Alternatively, the transistor size of each inverter (channel width / channel length) may be different even in the same. ドライバとしてよく用いられるように、チャネル長を同じにして、一定の段間でチャネル幅をINV As often used as a driver, in the same channel length, INV channel width between certain stages
1,INV2,INV3,INV4の順に大きくしていくこともできる。 1, INV2, INV3, it is also possible to continue to increase in the order of INV4. 各インバータのPMOSトランジスタのソースはノードNHに、各インバータのNMOSトランジスタのソースはノードNLに接続される。 The source of the PMOS transistor of each inverter to the node NH, a source of the NMOS transistor of each inverter is connected to the node NL. ノードN Node N
Lと低レベルの電源VLLとの間にスイッチSWLが、 L and switch SWL between the low-level power supply VLL is,
ノードNHと高レベルの電源VHHとの間にスイッチS Switch S between the node NH and the high level of the power supply VHH
WHが設けられる。 WH is provided. スイッチSWLとSWHは制御パルスCKにより制御され、同時にオン,オフする。 Switch SWL and SWH is controlled by a control pulse CK, simultaneously turned on and off. 図2に示したように、スイッチSWLはNMOSトランジスタで、SWHはCKの相補信号をゲートに入力したPMO As shown in FIG. 2, the switch SWL is an NMOS transistor, SWH is entered to the gate of the complementary signal CK PMO
Sトランジスタで実現される。 It is realized by S transistor. インバータチェーンの動作は、スイッチSWL,SWHをオンにして行う。 Operation of the inverter chain is carried out by turning on the switch SWL, the SWH. 例えば、入力INが低レベルVLLから高レベルVHHに反転すると、インバータINV1によりノードN1がVH For example, when the input IN is inverted from the low level VLL to the high level VHH, the node N1 by the inverter INV1 is VH
HからVLLに反転し、INV2によりノードN2がV Inverted from H to VLL, the node N2 by INV2 is V
LLからVHHに反転し、INV3によりノードN3がVHHからVLLに反転し、INV4により出力端子O Inverted VHH from LL, the node N3 is inverted VLL from VHH by INV3, the output terminal O by INV4
UTがVLLからVHHに反転する。 UT is inverted to VHH from VLL. OUTがVHHに確定すると、レベルホールド回路LHはOUTをVHH If OUT is determined to VHH, the level-hold circuit LH is the OUT VHH
に保つように動作する。 It operates so as to keep to. 待機状態では、スイッチSW In the standby state, the switch SW
L,SWHをオフにすることにより、インバータを介したVHHからVLLへの電流経路を遮断する。 L, by turning off the SWH, to cut off the current path to the VLL from VHH via an inverter. インバータチェーンに本発明を適用する場合、本実施例の様にインバータチェーンをまとめて一つの論理回路として取扱うことにより、その出力端子にのみレベルホールド回路を設ければ良い。 When the present invention is applied to an inverter chain, by handling as a single logic circuit together inverter chain as in the present embodiment, it may be provided level hold circuit only at its output terminal. また、スイッチSWL,SWHを複数のインバータで共有できる。 Also, sharing switches SWL, the SWH a plurality of inverters. スイッチSWL、SWHの大きさは、流れるピーク電流の大きさで決定される。 Switch SWL, the size of the SWH is determined by the magnitude of the peak current through. 複数個のインバータを流れる電流和のピークは、各インバータのピーク電流での和よりも小さくなる。 Peak of the current sum flowing through the plurality of inverters is smaller than the sum of the peak current of each inverter. 例えば、段間比を3としてインバータチェーンを構成する場合、電流和のピークは最終段のピーク電流にほぼ同じになる。 For example, when configuring the inverter chain interstage ratio as 3, the peak of the sum of currents is substantially equal to the peak current of the final stage.
したがって、複数のインバータでスイッチを共有する方が、インバータごとにスイッチを設ける場合に比べて、 Therefore, those who share a switch by a plurality of inverters, as compared with the case where the switch for each inverter,
スイッチの面積が小さくて済む。 It requires only a small area of ​​the switch.

【0011】図5は、本発明をインバータチェーンに適用した別の実施例を示している。 [0011] Figure 5 shows another embodiment of the present invention is applied to the inverter chain. 図4と同様に4段のインバータチェーンの場合を例にとるが、他の段数の場合も同様に構成される。 Take as an example the case of a likewise four-stage inverter chain with 4, but the same configuration in the case of other stages. 4個のインバータINV1,IN Four inverters INV1, IN
V2,INV3,INV4が直列接続される。 V2, INV3, INV4 are connected in series. インバータINV3の出力端子でINV4の入力端子であるノードN3とINV4の出力端子OUTに、それぞれレベルホールド回路LH3,LH4が接続される。 The output terminal OUT of the node N3 is an input terminal of INV4 at the output terminal of the inverter INV3 INV4, respectively the level hold circuits LH3, LH4 is connected. 各インバータは、図2中のINVと同様にPMOSトランジスタとNMOSトランジスタ1個ずつで構成される。 Each inverter is composed of one each PMOS transistor and an NMOS transistor similarly to the INV in FIG. 奇数番目のインバータINV1,INV3はノードNL1及びN Odd-numbered inverters INV1, INV3 nodes NL1 and N
H1に、偶数番目のインバータINV2,INV4はノードNL2及びNH2に接続される。 In H1, the even-numbered inverters INV2, INV4 is connected to a node NL2 and NH2. ノードNL1,N Node NL1, N
L2と低レベルの電源VLLとの間にそれぞれスイッチSWL1,SWL2が、ノードNH1,NH2と高レベルの電源VHHとの間にそれぞれスイッチSWH1,S L2 and the switches between the low-level power supply VLL SWL1, SWL2 is node NH1, NH2 and respectively between the high level of the power supply VHH switch SWH1, S
WH2が設けられる。 WH2 is provided. スイッチSWL1,SWL2とS Switch SWL1, SWL2 and S
WH1,SWH2は制御パルスCKにより制御され、同時にオン,オフする。 WH1, SWH2 is controlled by a control pulse CK, simultaneously turned on and off. インバータの動作は、スイッチS Operation of the inverter, the switch S
WL1,SWL2,SWH1,SWH2をオンにして行う。 WL1, SWL2, SWH1, carried out on the SWH2. 例えば、入力INが低レベルVLLから高レベルV For example, the high level V input IN from the low level VLL
HHに反転すると、ノードN1がVHHからVLLに、 When inverted to HH, node N1 is to VLL from VHH,
ノードN2がVLLからVHHに、ノードN3がVHH To VHH node N2 is from VLL, node N3 is VHH
からVLLに、INV4により出力端子OUTがVLL To VLL from the output terminal OUT by INV4 is VLL
からVHHに順次反転する。 Sequentially inverted to VHH from. N3がVLLに確定すると、レベルホールド回路LH1はN3をVLLに保つように動作する。 When N3 is determined to VLL, the level hold circuit LH1 operates to keep the N3 to VLL. また、OUTがVHHに確定すると、レベルホールド回路LHはOUTをVHHに保つように動作する。 Further, OUT is the determined to VHH, the level-hold circuit LH operates to maintain the OUT to VHH. 待機状態では、スイッチSWL1,SWL2, In the standby state, switch SWL1, SWL2,
SWH1,SWH2をオフにすることにより、インバータを介したVHHからVLLへの電流経路を遮断する。 SWH1, by turning off the SWH2, to cut off the current path to the VLL from VHH via an inverter.
このとき、ノードN3がレベルホールド回路LH3により低レベルVLLに保たれるため、ノードNL1もインバータINV3を通じてVLLに保たれる。 At this time, since the node N3 is maintained at the low level VLL by the level hold circuit LH3, node NL1 is also kept VLL through an inverter INV3. さらに、インバータINV1を通じてノードN1がVLLに保たれる。 Further, the node N1 is maintained at VLL through an inverter INV1. 同様に、出力端子OUTがレベルホールド回路LH Similarly, the output terminal OUT is level-hold circuit LH
4により高レベルVHHに保たれることにより、ノードNH2及びN2もVHHに保たれる。 By being maintained at a high level VHH by 4, the node NH2 and N2 is also kept VHH. したがって、インバータ間を接続するノードN1,N2,N3がVHHとVLLのいずれかに保たれる。 Therefore, the node N1, N2, N3 for connecting the inverter is maintained in any of VHH and VLL. 以上のように、スイッチを2組設け、奇数番目のインバータと偶数番目のインバータとを違うスイッチに接続し、奇数番目のインバータのいずれかの出力端子と偶数番目のインバータのいずれかの出力端子とに、それぞれレベルホールド回路を接続することにより、インバータ間のノードN1,N2,N As described above, a switch two sets, connected to the switch different and odd-numbered inverter and the even-numbered inverters, and any of the output terminals of the odd-numbered one of the output terminals and the even-numbered inverters of the inverter in, by connecting the level hold circuits, respectively, the node between the inverter N1, N2, N
3が全て高レベルと低レベルのいずれかに保たれる。 3 is maintained in any of all the high and low levels. 待機状態が長く続いてもインバータの入力が中間レベルとならないため安定に動作し、スイッチをオンにしたときに情報が反転したり貫通電流が流れたりする恐れがない。 Even the standby state continues for a long time the input of the inverter is operating stably and since they are not an intermediate level, there is no risk of or reversed or through current flows information when you turn on the switch.

【0012】以上本発明を、CMOSインバータやインバータチェーンに適用した実施例を示しながら説明してきたが、論理回路にスイッチとレベルホールド回路とを付加して低消費電力で高速に安定動作を行うという本発明の趣旨を逸脱しないかぎり、これまでに述べた実施例に限定されるものではない。 [0012] The present invention described above, that has been explained using an embodiment applied to a CMOS inverter or inverter chain, a stable operation by adding a switch and a level hold circuit to the logic circuit at high speed with low power consumption without departing from the spirit of the present invention, not intended to be limited to the embodiments described so far.

【0013】例えば、本発明をCMOSインバータに適用した別の実施例を図6に示す。 [0013] For example, another embodiment in which the present invention is applied to a CMOS inverter shown in FIG. 図2に示した実施例では、スイッチとして動作するトランジスタMN1,MP In the embodiment shown in FIG. 2, the transistor MN1 which operates as a switch, MP
2をCMOSインバータINVと電源VLL,VHHとの間に設けている。 It is provided 2 of CMOS inverter INV and the power VLL, between the VHH. それに対して、本実施例ではNMO In contrast, in the present embodiment NMO
SトランジスタとPMOSトランジスタとの間に設ける。 Provided between the S and PMOS transistors. 2個のNMOSトランジスタMN2,MN1と2個のPMOSトランジスタMP1,MP2が直列に、低レベルの電源VLLと高レベルの電源VHHの間に接続される。 Two NMOS transistors MN2, MN1 and two PMOS transistors MP1, MP2 are in series, are connected between the power supply VHH low-level power supply VLL and high level. NMOSトランジスタMN1,PMOSトランジスタMP1は、スイッチとして動作する。 NMOS transistor MN1, PMOS transistor MP1, operates as a switch. オフにしたときのリーク電流を小さくするため、トランジスタMN To reduce the leakage current when off and transistor MN
1,MP1のしきい値電圧は大きくする。 1, MP1 threshold voltage of increase. NMOSトランジスタMN1のゲートには制御パルスCKが、PMO Control pulse CK to the gate of the NMOS transistor MN1, PMO
SトランジスタMP1のゲートにはCKの相補信号の制御パルスCKBが入力される。 The gate of the S transistor MP1 controlled pulse CKB complementary signal CK is input. NMOSトランジスタM NMOS transistor M
N2とPMOSトランジスタMP2は、ゲートが入力端子INに接続され、CMOSインバータとして動作する。 N2 and the PMOS transistor MP2 has its gate connected to the input terminal IN, operates as a CMOS inverter. 低電圧動作で駆動能力を大きくするため、トランジスタMN1,MP1のしきい値電圧は小さくする。 Order to increase the driving ability at a low voltage operation, the threshold voltage of the transistor MN1, MP1 is reduced. 出力端子OUTには、図2と同様に構成されたレベルホールド回路LHが接続される。 The output terminal OUT, and the level-hold circuit LH configured similarly to FIG. 2 are connected. 図2に示した実施例と同様に、動作を行う。 Similar to the embodiment shown in FIG. 2, performs the operation. 制御パルスCK,CKBにより、トランジスタMN1,MP1をオンにして、トランジスタM Control pulse CK, the CKB, turn on the transistor MN1, MP1, the transistor M
N2,MP2をCMOSインバータとして動作させる。 N2, MP2 to operate as a CMOS inverter.
例えば、入力INが低レベルVLLから高レベルVHH For example, the high level VHH input IN from the low level VLL
に反転すると、それまでオフであったトランジスタMN When inverted, the transistor MN was off until it
2が導通し始め飽和領域で動作する。 2 operates in the saturation region begins to conduct. このときMN2の電流値はゲート−ソース間の電圧で定まる。 Current value at this time MN2 gate - determined by the voltage between the source. 本実施例では、トランジスタMN1がMN2と出力端子OUTとの間に設けられているので、スイッチ・トランジスタMN In this embodiment, since it is provided between the output terminal OUT and the transistor MN1 MN2, switch transistor MN
1のオン抵抗は論理トランジスタMN2のドレインに接続される。 1 of the on-resistance is connected to the drain of the logic transistors MN2. そのため、MN1のオン抵抗の、MN2の電流値に対する影響は小さい。 Therefore, the on-resistance of MN1, effect on the current value of the MN2 is small. 出力OUTが確定後、トランジスタMN1,MP1をオフにして、貫通電流を防止し、レベルホールド回路LHにより出力OUTを維持する。 After the output OUT is determined, it turns off the transistors MN1, MP1, to prevent a through current, to maintain the output OUT by the level hold circuit LH. 本実施例のようにスイッチを論理回路の出力端子側に挿入すると、スイッチを複数の論理ゲートで共有することは出来ないが、スイッチのオン抵抗の影響が小さい。 Upon insertion of the switch on the output terminal side of the logic circuit as in this embodiment, but can not be shared switch by a plurality of logic gates, a small influence of the switch on-resistance. スイッチとして用いるトランジスタが同じ場合、図2に示した実施例の様にスイッチを論理回路の電源側に設ける場合に比べて、遅延時間が短くなる。 When transistor used as a switch is the same, as compared with the case of providing the power supply side of the logic circuit switches as in the embodiment shown in FIG. 2, the delay time is shortened. あるいは、 Alternatively,
遅延時間が同じになるように設計すると、スイッチとして用いるトランジスタのチャネル幅/チャネル長が小さくて済み、その面積を小さくできる。 When the delay time is designed to be the same, only a small channel width / channel length of the transistor used as the switch, it can be reduced in area.

【0014】図7は、レベルホールド回路LHの別な構成例である。 [0014] Figure 7 is another configuration example of the level-hold circuit LH. このレベルホールド回路LHを、図2に示した実施例でNMOSトランジスタMN3,MN4とP The level hold circuit LH, NMOS transistors in the embodiment shown in FIG. 2 MN3, MN4 and P
MOSトランジスタMP3,MP4で構成されているレベルホールド回路LHと置き換えて、用いた場合について説明する。 Replacing the level-hold circuit LH is configured with MOS transistors MP3, MP4, will be described a case of using. 図7のこのレベルホールド回路LHは、それぞれ3個のNMOSトランジスタMN3,MN4,M The level hold circuit LH in FIG. 7, each three NMOS transistors MN3, MN4, M
N5とPMOSトランジスタMP3,MP4,MP5で構成される。 N5 and the PMOS transistor MP3, MP4, composed of MP5. 待機状態でのリーク電流を低減するため、 To reduce the leakage current in the standby state,
各トランジスタのしきい値電圧は大きくする。 Threshold voltage of each transistor is increased. 例えば、 For example,
NMOSトランジスタは0.4V,PMOSトランジスタは−0.4Vとする。 NMOS transistor is 0.4V, PMOS transistor is set to -0.4V. MN3,MP3はインバータを構成しており、MN4,MN5,MP4,MP5はスイッチングインバータを構成している。 MN3, MP3 constitute an inverter, MN4, MN5, MP4, MP5 constitute a switching inverter. MN5のゲートには制御パルスCKBが、MP5のゲートには制御パルスCKが入力される。 Control pulse CKB to the gate of MN5 is, the gate of MP5 control pulse CK is inputted. 動作タイミングは、図2に示したレベルホールド回路LHを用いた場合と同じで、図3に示したとおりである。 Operation timing is the same as with the level-hold circuit LH shown in FIG. 2, is as shown in FIG. 制御パルスCKを高レベルVHHに上げ、CKBを低レベルVLLに下げてインバータIN Raise the control pulse CK in a high level VHH, inverter IN lowering the CKB to low level VLL
Vを動作させる。 To operate the V. この時、レベルホールド回路LHで、 In this case, the level-hold circuit LH,
トランジスタMN5,MP5がオフとなる。 Transistor MN5, MP5 is turned off. そのため、 for that reason,
出力OUTが反転するときに、インバータINVとレベルホールド回路LHを通じて貫通電流が流れることがなく、遅延時間と消費電流が小さくて済む。 When the output OUT is inverted, no through current flows through the inverter INV and the level-hold circuit LH, requires only a small current consumption and delay time. 待機状態では、制御パルスCKを低レベルVLLに下げ、CKBを高レベルVHHに上げてインバータINVを電源VL In the standby state, lowers the control pulse CK to low level VLL, power VL inverter INV raise the CKB to a high level VHH
L,VHHから切り離す。 L, disconnected from the VHH. この時、レベルホールド回路で、トランジスタMN5,MP5がオンとなり、正帰還により出力OUTが保持される。 At this time, the level hold circuit, the transistors MN5, MP5 is turned on, the output OUT by the positive feedback is retained. このように、レベルホールド回路をインバータとスイッチングインバータの組合せで構成することにより、トランジスタが2個増えるが、論理回路とレベルホールド回路が競合することが無くなり、遅延時間と消費電流が小さくて済む。 Thus, by forming the level-hold circuit in combination of an inverter and a switching inverter, the transistor is increased two, but there is no the logic circuit and a level hold circuit conflict, requires only a small current consumption and delay time. また、レベルホールド回路の駆動能力を大きくしてもよく、出力端子でのリークが大きい場合でも出力が変動する恐れがなく安定動作ができる。 It is also possible to increase the driving capability of the level hold circuit, the output even if the leak is large at the output terminal can stably operate without any possibility of change.

【0015】 [0015]

【発明の効果】以上に述べた実施例で明らかなように、 As apparent from the embodiments described above, according to the present invention,
入力が変化しない待機状態で電源間に貫通電流が流れる可能性の有る論理回路に対して、貫通電流の経路にスイッチを設け、待機状態では上記スイッチをオフにして論理回路を通じて流れる電流経路を遮断し、論理回路の出力端子にレベルホールド回路を設け、少なくともスイッチがオフの期間に上記レベルホールド回路により論理回路の出力を保持することにより、低消費電力で高速に安定動作を行う半導体回路を実現できる。 The logical circuit input there is likely a through current flows between the power supply in a standby state in which no change, the switch is provided in the path of through current, interrupting the current path through the logic circuit turns off the switch in the standby state and, the level hold circuits provided at the output terminal of the logic circuit, by holding the output of the logic circuit by the level hold circuit at least switch is oFF period, realize a semiconductor circuit that performs high-speed stable operation at low power consumption it can.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の概念的実施例を示す図である。 1 is a diagram showing a conceptual example of the present invention.

【図2】CMOSインバータに本発明を適用した実施例の回路図である。 2 is a circuit diagram of an embodiment in which the present invention is applied to a CMOS inverter.

【図3】CMOSインバータに本発明を適用した実施例の動作タイミング図である。 3 is a timing diagram illustrating the operation of the embodiment in which the present invention is applied to a CMOS inverter.

【図4】インバータチェーンに本発明を適用した実施例を示す図である。 4 is a diagram showing an example of applying the present invention to the inverter chain.

【図5】インバータチェーンに本発明を適用した別の実施例を示す図である。 5 is a diagram showing another embodiment in which the present invention is applied to the inverter chain.

【図6】CMOSインバータに本発明を適用した別の実施例を示す図である。 6 is a diagram showing another embodiment in which the present invention is applied to a CMOS inverter.

【図7】本発明に茂一いるレベルホールド回路の別の構成例の回路図である。 7 is a circuit diagram of another configuration example of Shigeichi are level-hold circuit to the present invention.

【図8】従来のCMOSインバータを示す図である。 8 is a diagram showing a conventional CMOS inverter.

【符号の説明】 DESCRIPTION OF SYMBOLS

LC…論理回路、SWL,SWH,SWL1,SWL LC ... logic circuit, SWL, SWH, SWL1, SWL
2,SWH1,SWH2…スイッチ、LH,LH3,L 2, SWH1, SWH2 ... switch, LH, LH3, L
H4…レベルホールド回路、VHH…高レベルの電源、 H4 ... level-hold circuit, the VHH ... high-level power supply,
VLL…低レベルの電源、CK…制御パルス、CKB… VLL ... of low-level power supply, CK ... control pulse, CKB ...
CKの相補信号である制御パルス、IN…入力、OUT Control pulse which is a complementary signal of CK, IN ... input, OUT
…出力、INV,INV1,INV2,INV3,IN ... output, INV, INV1, INV2, INV3, IN
V4…インバータ、MN,MN1,MN2,MN3,M V4 ... inverter, MN, MN1, MN2, MN3, M
N4,MN5…NMOSトランジスタ、MP,MP1, N4, MN5 ... NMOS transistor, MP, MP1,
MP2,MP3,MP4,MP5…PMOSトランジスタ MP2, MP3, MP4, MP5 ... PMOS transistor

Claims (14)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】入力が変化しない待機状態で貫通電流が流れうる論理回路と、 該貫通電流の経路に設けられたスイッチと、 上記論理回路の出力端子に設けられたレベルホールド回路とを具備してなり、 上記待機状態では上記スイッチをオフにして上記経路を遮断せしめ、上記スイッチがオフの期間に上記レベルホールド回路によって上記論理回路の上記出力端子の電位を保持することを特徴とする半導体回路。 A logic circuit through current may flow in a standby state 1. A input does not change, comprising a switch provided in the path of the through current, and a level hold circuit provided in the output terminal of the logic circuit Te becomes, in the standby state by turning off the switch made to shut off the path, a semiconductor circuit in which the switch is characterized in that for holding the potential of the output terminal of the logic circuit by the level hold circuit during the off .
  2. 【請求項2】請求項1に記載の半導体回路において、上記論理回路は、NMOSトランジスタとPMOSトランジスタの組合せで構成されていることを特徴とする半導体回路。 2. A semiconductor circuit according to claim 1, said logic circuit, semiconductor circuit, characterized in that it is a combination of NMOS and PMOS transistors.
  3. 【請求項3】請求項1に記載の半導体回路において、上記論理回路の動作電圧は1V以下であることを特徴とする半導体回路。 3. A semiconductor circuit according to claim 1, a semiconductor circuit, wherein the operating voltage of the logic circuit is 1V or less.
  4. 【請求項4】請求項3に記載の半導体回路において、上記NMOSトランジスタとPMOSトランジスタのしきい値電圧の絶対値は0.25V以下であることを特徴とする半導体回路。 4. The semiconductor circuit according to claim 3, the semiconductor circuit, wherein the absolute value of the threshold voltage of the NMOS transistor and the PMOS transistor is less than 0.25 V.
  5. 【請求項5】請求項1に記載の半導体回路において、上記スイッチは、高レベルの電源と上記論理回路との間及び低レベルの電源と上記論理回路との間にそれぞれ設けられることを特徴とする半導体回路。 5. The semiconductor circuit according to claim 1, said switch, and wherein each be provided on and between the low-level power supply and said logic circuit of a high-level power supply and said logic circuit semiconductor circuit.
  6. 【請求項6】請求項1に記載の半導体回路において、上記論理回路を出力端子から高レベルの電源側の回路と低レベルの電源側の回路との二つに分け、出力端子と高レベル側の回路とのあいだ及び出力端子と低レベル側の回路との間に、上記スイッチがそれぞれ設けられることを特徴とする半導体回路。 6. The semiconductor circuit according to claim 1, divided into two and the circuit of the circuit and the low level of the power supply side of the high-level power supply side the logic circuit from the output terminal, an output terminal and a high-level side between the circuit of between and output terminals and a low-level side of the circuit of a semiconductor circuit, characterized in that the switch is provided, respectively.
  7. 【請求項7】請求項3または請求項4に記載の半導体回路において、低レベルの電源側に設けられたスイッチはNMOSトランジスタであり、高レベルの電源側に設けられたスイッチはPMOSトランジスタであり、上記N 7. The semiconductor circuit according to claim 3 or claim 4, switch provided on the power supply side of the lower level is an NMOS transistor, the switch provided on the power supply side of the high level is a PMOS transistor , the N
    MOSトランジスタとPMOSトランジスタのゲートには互いに相補な制御パルスが入力されることを特徴とする半導体回路。 Semiconductor circuit, characterized in that the MOS transistor and the complementary control pulses to each other to the gate of the PMOS transistor are input.
  8. 【請求項8】請求項7に記載の半導体回路において、上記スイッチとして動作するNMOSトランジスタとPM 8. The semiconductor circuit according to claim 7, NMOS transistor and PM operating as the switch
    OSトランジスタのしきい値電圧の絶対値は0.4V以上であることを特徴とする半導体回路。 Semiconductor circuit, wherein the absolute value of the threshold voltage of the OS transistor is 0.4V or more.
  9. 【請求項9】請求項1に記載の半導体回路において、上記レベルホールド回路は、正帰還回路であることを特徴とする半導体回路。 The semiconductor circuit according to claim 9 according to claim 1, said level holding circuit, a semiconductor circuit, which is a positive feedback circuit.
  10. 【請求項10】請求項6に記載の半導体回路において、 10. The semiconductor circuit according to claim 6,
    上記レベルホールド回路は、上記スイッチがオフとなっている期間だけ、正帰還回路として動作することを特徴とする半導体回路。 The level hold circuit, only during the period in which the switch is turned off, the semiconductor circuit, characterized in that to operate as a positive feedback circuit.
  11. 【請求項11】請求項1に記載の半導体回路において、 The semiconductor circuit according to claim 11 according to claim 1,
    上記論理回路は複数の論理ゲートを含んで構成され、上記スイッチは該複数の論理ゲートに共通に設けられることを特徴とする半導体回路。 It said logic circuit is configured to include a plurality of logic gates, a semiconductor circuit, characterized in that the switch is provided in common to the logic gates of the plurality of.
  12. 【請求項12】請求項8に記載の半導体回路において、 The semiconductor circuit according to 12. The method of claim 8,
    上記スイッチを共有する上記複数の論理ゲートの出力は同じ値であることを特徴とする半導体回路。 Semiconductor circuit, wherein the outputs of said plurality of logic gates to share the switch are the same value.
  13. 【請求項13】請求項1に記載の半導体回路において、 The semiconductor circuit according to 13. The method of claim 1,
    上記論理回路は複数の論理ゲートの直列接続により構成され、最終段の論理ゲートの出力端子にのみ上記レベルホールド回路が接続されることを特徴とする半導体回路。 Said logic circuit is constituted by a series connection of a plurality of logic gates, a semiconductor circuit, characterized in that the level-hold circuit only to an output terminal of the logic gate at the last stage is connected.
  14. 【請求項14】請求項1に記載の半導体回路において、 The semiconductor circuit according to 14. The method of claim 1,
    上記論理回路は複数の論理ゲートの直列接続により構成され、最終段の論理ゲートの出力端子と、最終段の論理ゲートと事なる値を出力する他のいずれかの論理ゲートの出力端子にそれぞれ上記レベルホールド回路が接続されることを特徴とする半導体回路。 Said logic circuit is constituted by a series connection of a plurality of logic gates, an output terminal of the logic gates of the last stage, the output terminal of another one of the logic gate for outputting the logic gates and things become the value of the last stage, respectively the semiconductor circuit, characterized in that the level-hold circuit is connected.
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