JPH05291581A - Ｍｏｓ型半導体装置及びその製造方法 - Google Patents
Ｍｏｓ型半導体装置及びその製造方法Info
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- JPH05291581A JPH05291581A JP8880392A JP8880392A JPH05291581A JP H05291581 A JPH05291581 A JP H05291581A JP 8880392 A JP8880392 A JP 8880392A JP 8880392 A JP8880392 A JP 8880392A JP H05291581 A JPH05291581 A JP H05291581A
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Abstract
(57)【要約】 （修正有）
【目的】 高信頼性、低コストのＭＯＳ型半導体装置、
及びＥＥＰＲＯＭメモリセルの構造とその製造方法を提
供する。 【構成】 Ｐ型半導体基板１上にＮ型不純物拡散層６に
よりソース及びドレイン層が形成され、さらに第一ゲー
ト絶縁膜をもつＭＯＳ型装置と第二ゲート絶縁膜をもつ
ＭＯＳ型装置など、複数の異なるゲート絶縁膜をもつＭ
ＯＳ型半導体装置が形成されている。各ゲートが同一層
で形成されている半導体装置で第一ゲート絶縁膜が酸化
膜３で形成され、第一ゲート絶縁膜以外のゲート絶縁膜
は、酸化膜３とその再酸化膜１７との積層膜から形成さ
れている。 【効果】 信頼性を低下させることなく異なる膜厚のゲ
ート絶縁膜を形成でき、さらにレジストの合せずれを考
慮せずに製造できるので、メモリの微細化が可能とな
る。
及びＥＥＰＲＯＭメモリセルの構造とその製造方法を提
供する。 【構成】 Ｐ型半導体基板１上にＮ型不純物拡散層６に
よりソース及びドレイン層が形成され、さらに第一ゲー
ト絶縁膜をもつＭＯＳ型装置と第二ゲート絶縁膜をもつ
ＭＯＳ型装置など、複数の異なるゲート絶縁膜をもつＭ
ＯＳ型半導体装置が形成されている。各ゲートが同一層
で形成されている半導体装置で第一ゲート絶縁膜が酸化
膜３で形成され、第一ゲート絶縁膜以外のゲート絶縁膜
は、酸化膜３とその再酸化膜１７との積層膜から形成さ
れている。 【効果】 信頼性を低下させることなく異なる膜厚のゲ
ート絶縁膜を形成でき、さらにレジストの合せずれを考
慮せずに製造できるので、メモリの微細化が可能とな
る。
Description
【０００１】
【産業上の利用分野】本発明は、電荷蓄積層と制御ゲー
トを有するＭＯＳトランジスタ構造のメモリセルを用い
て構成された電気的書き換え可能な不揮発性半導体メモ
リ装置（ＥＥＰＲＯＭ）および、ＭＯＳ型半導体素子お
よび、その製造方法に関する。
トを有するＭＯＳトランジスタ構造のメモリセルを用い
て構成された電気的書き換え可能な不揮発性半導体メモ
リ装置（ＥＥＰＲＯＭ）および、ＭＯＳ型半導体素子お
よび、その製造方法に関する。
【０００２】
【従来の技術】従来ＭＯＳ型半導体装置の分野におい
て、同一チップ内で、異なる電源電圧を用いることがあ
る。例えば、ＤＲＡＭ等の分野において、外部電源を５
Ｖとしておいて、内部では、３Ｖに降圧して用いたりす
る場合や、ＥＥＰＲＯＭ等の分野において、外部電源と
しては、５Ｖを用いるが、内部において昇圧して、２０
Ｖを用いたりする場合がある。このような場合、トラン
ジスタの信頼性上高い電圧を用いるトランジスタには、
比較的厚いゲート酸化膜を用いなくてはならない。しか
し、この厚いゲート酸化膜を低い電圧を用いるトランジ
スタに、用いると、トランジスタ特性が低下してしま
う。そのため、それぞれのトランジスタに対して、異な
る膜厚のゲート絶縁膜が必要とされる。また、ＥＥＰＲ
ＯＭのメモリセルにおけるトンネル酸化膜の様に、その
ゲート酸化膜の使用法が異なるために、選択トランジス
タのゲート絶縁膜とは異なる膜厚のゲート絶縁膜が必要
とされる場合もある。しかし、それぞれのトランジスタ
のゲートに対して、別々のゲート層を用いると、プロセ
ス工程が複雑になり、コストが上がったり、歩留まりが
低下したりしてしまう。そのため、それぞれのトランジ
スタのゲートに対して、同じ層のゲート層を用いてい
る。以下に、二種類の膜厚のゲート酸化膜を同じゲート
下に形成する工程を説明する。まず、基盤上に全面に第
一のゲート酸化膜を形成した後に、通常の光露光技術に
より、第二のゲート酸化膜を形成する領域を含み、第一
のゲート絶縁膜を形成する領域を含まないように、レジ
ストの開口部を開けた後に、このレジストをマスクに、
第一のゲート酸化膜をエッチングし、その後に、レジス
トを除去し、その後に、第二のゲート酸化膜を形成し、
その後に、第二のゲート酸化膜を形成する。しかし、こ
の工程において、第一のゲート酸化膜上にレジストが乗
る、および、レジストが乗っている状態で、第二のゲー
ト酸化膜を形成する半導体基盤が露出してしまうため
に、第一及び第二のゲート酸化膜の信頼性が低下すると
いう問題点があった。
て、同一チップ内で、異なる電源電圧を用いることがあ
る。例えば、ＤＲＡＭ等の分野において、外部電源を５
Ｖとしておいて、内部では、３Ｖに降圧して用いたりす
る場合や、ＥＥＰＲＯＭ等の分野において、外部電源と
しては、５Ｖを用いるが、内部において昇圧して、２０
Ｖを用いたりする場合がある。このような場合、トラン
ジスタの信頼性上高い電圧を用いるトランジスタには、
比較的厚いゲート酸化膜を用いなくてはならない。しか
し、この厚いゲート酸化膜を低い電圧を用いるトランジ
スタに、用いると、トランジスタ特性が低下してしま
う。そのため、それぞれのトランジスタに対して、異な
る膜厚のゲート絶縁膜が必要とされる。また、ＥＥＰＲ
ＯＭのメモリセルにおけるトンネル酸化膜の様に、その
ゲート酸化膜の使用法が異なるために、選択トランジス
タのゲート絶縁膜とは異なる膜厚のゲート絶縁膜が必要
とされる場合もある。しかし、それぞれのトランジスタ
のゲートに対して、別々のゲート層を用いると、プロセ
ス工程が複雑になり、コストが上がったり、歩留まりが
低下したりしてしまう。そのため、それぞれのトランジ
スタのゲートに対して、同じ層のゲート層を用いてい
る。以下に、二種類の膜厚のゲート酸化膜を同じゲート
下に形成する工程を説明する。まず、基盤上に全面に第
一のゲート酸化膜を形成した後に、通常の光露光技術に
より、第二のゲート酸化膜を形成する領域を含み、第一
のゲート絶縁膜を形成する領域を含まないように、レジ
ストの開口部を開けた後に、このレジストをマスクに、
第一のゲート酸化膜をエッチングし、その後に、レジス
トを除去し、その後に、第二のゲート酸化膜を形成し、
その後に、第二のゲート酸化膜を形成する。しかし、こ
の工程において、第一のゲート酸化膜上にレジストが乗
る、および、レジストが乗っている状態で、第二のゲー
ト酸化膜を形成する半導体基盤が露出してしまうため
に、第一及び第二のゲート酸化膜の信頼性が低下すると
いう問題点があった。
【０００３】
【発明が解決しようとする課題】以上のように二種類
等、複数の膜厚のゲート酸化膜を同じゲート下に形成す
る製造法及び、構造には、信頼性上問題があった。
等、複数の膜厚のゲート酸化膜を同じゲート下に形成す
る製造法及び、構造には、信頼性上問題があった。
【０００４】本発明は、この様な問題を解決した高信頼
性、低コストのＭＯＳ型半導体装置及び、ＥＥＰＲＯＭ
メモリセルの構造、及び、その製造方法を提供すること
を目的とする。
性、低コストのＭＯＳ型半導体装置及び、ＥＥＰＲＯＭ
メモリセルの構造、及び、その製造方法を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】本発明にかかる複数の膜
厚のゲート酸化膜を同じゲート下に形成する半導体装置
は、第一ゲート絶縁膜が、酸化膜で形成されており、第
一ゲート絶縁膜以外のゲート絶縁膜が、酸化膜、及びそ
の酸化膜の再酸化膜の積層膜によって形成されているこ
とを特徴とする。
厚のゲート酸化膜を同じゲート下に形成する半導体装置
は、第一ゲート絶縁膜が、酸化膜で形成されており、第
一ゲート絶縁膜以外のゲート絶縁膜が、酸化膜、及びそ
の酸化膜の再酸化膜の積層膜によって形成されているこ
とを特徴とする。
【０００６】また、本発明にかかる選択ゲート絶縁膜と
メモリセルのトンネル酸化膜を同層のゲート下に形成す
る不揮発性半導体記憶装置は、トンネル酸化膜が、酸化
膜で形成されており、選択ゲート絶縁膜が、酸化膜、及
び、その酸化膜の再酸化膜の積層膜によって形成されて
いることを特徴とする。
メモリセルのトンネル酸化膜を同層のゲート下に形成す
る不揮発性半導体記憶装置は、トンネル酸化膜が、酸化
膜で形成されており、選択ゲート絶縁膜が、酸化膜、及
び、その酸化膜の再酸化膜の積層膜によって形成されて
いることを特徴とする。
【０００７】また、本発明にかかる複数の膜厚のゲート
酸化膜を同じゲート下に形成する半導体装置の製造方法
は、まず第一導伝型の半導体基盤上に第三の酸化膜を形
成し、その後に第三の酸化膜の上に耐酸化膜を形成し、
その後に、通常の光露光技術により、第二のゲート絶縁
膜を形成する領域を含み、第一のゲート絶縁膜を形成す
る領域を含まないように、レジストの開口部を開けた後
に、このレジストをマスクに、耐酸化膜をエッチング
し、その後に、レジストを除去し、その後に、この耐酸
化膜をマスクに酸化を行い、その後に少なくとも第一の
耐酸化膜をエッチングする工程と、その後に第二のゲー
ト絶縁膜領域の第三の酸化膜をエッチングする工程と、
その後に全面を再酸化することによって、第二のゲート
絶縁膜領域に、第二の酸化膜を形成し、第一のゲート絶
縁膜を再酸化によって、第一の酸化膜と再酸化膜の積層
膜によって形成される工程を含むことを特徴とする。
酸化膜を同じゲート下に形成する半導体装置の製造方法
は、まず第一導伝型の半導体基盤上に第三の酸化膜を形
成し、その後に第三の酸化膜の上に耐酸化膜を形成し、
その後に、通常の光露光技術により、第二のゲート絶縁
膜を形成する領域を含み、第一のゲート絶縁膜を形成す
る領域を含まないように、レジストの開口部を開けた後
に、このレジストをマスクに、耐酸化膜をエッチング
し、その後に、レジストを除去し、その後に、この耐酸
化膜をマスクに酸化を行い、その後に少なくとも第一の
耐酸化膜をエッチングする工程と、その後に第二のゲー
ト絶縁膜領域の第三の酸化膜をエッチングする工程と、
その後に全面を再酸化することによって、第二のゲート
絶縁膜領域に、第二の酸化膜を形成し、第一のゲート絶
縁膜を再酸化によって、第一の酸化膜と再酸化膜の積層
膜によって形成される工程を含むことを特徴とする。
【０００８】また、本発明にかかる選択ゲート絶縁膜と
メモリセルのトンネル酸化膜を同層のゲート下に形成す
る不揮発性半導体記憶装置の製造方法は、まずの半導体
基盤上に第一の酸化膜を形成し、その後に第一の酸化膜
の上に耐酸化膜を形成し、その後に、通常の光露光技術
により、トンネル絶縁膜を形成する領域を含み、第一の
ゲート絶縁膜を形成する領域を含まないように、レジス
トを残した後に、このレジストをマスクに、耐酸化膜を
エッチングし、その後に、レジストを除去し、その後
に、この第一膜をマスクに酸化を行い、その後に少なく
とも第一の耐酸化膜をエッチングする工程と、その後に
第二のゲート絶縁膜領域の第三の酸化膜をエッチングす
る工程と、その後に全面を再酸化することによって、第
二のゲート絶縁膜領域に、第二の酸化膜を形成し、第一
のゲート絶縁膜を再酸化によって、第一の酸化膜と再酸
化膜の積層膜によって形成される工程を含むことを特徴
とする。特に、不揮発性半導体メモリ装置を直列に接続
したＮＡＮＤ型ＥＥＰＲＯＭの場合は、上記のレジスト
の開口部が、ＮＡＮＤ型ＥＥＰＲＯＭメモリセルの複数
の及び全数のメモリセルにまたがって開口されることを
特徴とする。
メモリセルのトンネル酸化膜を同層のゲート下に形成す
る不揮発性半導体記憶装置の製造方法は、まずの半導体
基盤上に第一の酸化膜を形成し、その後に第一の酸化膜
の上に耐酸化膜を形成し、その後に、通常の光露光技術
により、トンネル絶縁膜を形成する領域を含み、第一の
ゲート絶縁膜を形成する領域を含まないように、レジス
トを残した後に、このレジストをマスクに、耐酸化膜を
エッチングし、その後に、レジストを除去し、その後
に、この第一膜をマスクに酸化を行い、その後に少なく
とも第一の耐酸化膜をエッチングする工程と、その後に
第二のゲート絶縁膜領域の第三の酸化膜をエッチングす
る工程と、その後に全面を再酸化することによって、第
二のゲート絶縁膜領域に、第二の酸化膜を形成し、第一
のゲート絶縁膜を再酸化によって、第一の酸化膜と再酸
化膜の積層膜によって形成される工程を含むことを特徴
とする。特に、不揮発性半導体メモリ装置を直列に接続
したＮＡＮＤ型ＥＥＰＲＯＭの場合は、上記のレジスト
の開口部が、ＮＡＮＤ型ＥＥＰＲＯＭメモリセルの複数
の及び全数のメモリセルにまたがって開口されることを
特徴とする。
【０００９】
【作用】本発明のような半導体装置構造及び、製造方法
にすることにより、第一のゲート酸化膜上にレジストが
乗る、および、レジストが乗っている状態で、第二のゲ
ート酸化膜を形成する半導体基盤が露出してしまうこと
なしに、異なる膜厚のゲート絶縁膜を同層のゲート下
に、形成することが可能となる。従って、異なる膜厚の
ゲート絶縁膜を信頼性が低下することなく形成すること
が可能となる。
にすることにより、第一のゲート酸化膜上にレジストが
乗る、および、レジストが乗っている状態で、第二のゲ
ート酸化膜を形成する半導体基盤が露出してしまうこと
なしに、異なる膜厚のゲート絶縁膜を同層のゲート下
に、形成することが可能となる。従って、異なる膜厚の
ゲート絶縁膜を信頼性が低下することなく形成すること
が可能となる。
【００１０】また、本発明のように、不揮発性半導体メ
モリ装置を直列に接続したＮＡＮＤ型ＥＥＰＲＯＭの場
合は、上記のレジストの開口部が、ＮＡＮＤ型ＥＥＰＲ
ＯＭメモリセルの複数の及び全数のメモリセルにまたが
って開口する事によって、合わせズレを考慮する必要が
なくなり、メモリの微細化が可能となる。
モリ装置を直列に接続したＮＡＮＤ型ＥＥＰＲＯＭの場
合は、上記のレジストの開口部が、ＮＡＮＤ型ＥＥＰＲ
ＯＭメモリセルの複数の及び全数のメモリセルにまたが
って開口する事によって、合わせズレを考慮する必要が
なくなり、メモリの微細化が可能となる。
【００１１】
【実施例】以下、本発明の実施例を酸化膜に対してエッ
チング耐性を持つ膜として、ちっ化膜を用いた場合のＮ
型トランジスタを例にとって説明する。
チング耐性を持つ膜として、ちっ化膜を用いた場合のＮ
型トランジスタを例にとって説明する。
【００１２】図１（ａ）（ｂ）（ｃ）にＰ型半導体基盤
上に、Ｎ型不純物拡散層によりソース層及びドレイン層
が形成され、さらに、第一ゲート絶縁膜を持つＭＯＳ型
半導体装置と、第二ゲート絶縁膜を持つＭＯＳ型半導体
装置が形成されている半導体装置で、それぞれのゲート
が、同じ層で形成されている半導体装置において、第一
ゲート絶縁膜が、酸化膜で形成されており、第二ゲート
絶縁膜が、酸化膜、及びその酸化膜の再酸化膜の積層膜
によって形成されているＭＯＳ型半導体装置の平面図と
その平面図のＡ−Ａ及びＢ−Ｂでの断面図を示す。図２
に２５０オングストローム（以下、Ａと呼す）と５００
Ａのゲート絶縁膜を同一のゲート下に形成する製造方法
を以下に示す。
上に、Ｎ型不純物拡散層によりソース層及びドレイン層
が形成され、さらに、第一ゲート絶縁膜を持つＭＯＳ型
半導体装置と、第二ゲート絶縁膜を持つＭＯＳ型半導体
装置が形成されている半導体装置で、それぞれのゲート
が、同じ層で形成されている半導体装置において、第一
ゲート絶縁膜が、酸化膜で形成されており、第二ゲート
絶縁膜が、酸化膜、及びその酸化膜の再酸化膜の積層膜
によって形成されているＭＯＳ型半導体装置の平面図と
その平面図のＡ−Ａ及びＢ−Ｂでの断面図を示す。図２
に２５０オングストローム（以下、Ａと呼す）と５００
Ａのゲート絶縁膜を同一のゲート下に形成する製造方法
を以下に示す。
【００１３】図２（ａ）に示すように、まずＰ伝型シリ
コン基盤上全面に、１００Ａの熱酸化膜を形成した後
に、通常の光露光技術とイオン注入技術により、少なく
ともチャネル領域に所定のチャネル不純物を注入する。
次に、図２（ｂ）に示すように、上記の１００Ａの熱酸
化膜をＮＨ４Ｆ液により剥離した後に、１００Ａの熱酸
化膜を形成し、さらに、この熱酸化膜の上に、ＣＶＤ技
術により、１００Ａのちっ化膜を形成する。次に、図２
（ｃ）に示すように、上記ちっ化膜上にレジスト材を塗
布した後に、通常の光露光技術により、第一のゲート絶
縁膜を形成する領域を含み、第二のゲート絶縁膜を形成
する領域を含まないように、レジストの開口部を開け
る。次に、図２（ｄ）に示すように、このレジストをマ
スクに、ちっ化膜をエッチングし、その後に、レジスト
を除去する。次に、図２（ｅ）に示すように、このちっ
化膜をマスクに、第一のＭＯＳトランジスタ領域に、４
５０Ａの熱酸化膜が形成されるように、熱酸化する。こ
の時、ちっ化膜は耐酸化性に優れているため、第二のＭ
ＯＳトランジスタのゲート絶縁膜の膜厚は、ほとんど増
加していない。このため、第一ゲート絶縁膜膜厚は、４
５０Ａの酸化膜となり、第二ゲート絶縁膜厚は、１００
Ａの酸化膜と、１００Ａのうちちっ化膜と、数Ａのちっ
化酸化膜の積層膜となる。次に図２（ｆ）に示すよう
に、ＣＤＥもしくは、ホットリンサンによって、ちっ化
膜をハクリする。次に図２（ｇ）に示すように、ＮＨ４
Ｆ液で、第二のＭＯＳトランジスタ領域の１００Ａの酸
化膜をハクリする。その後に、図２（ｈ）に示すよう
に、第二のＭＯＳトランジスタ領域に２５０Ａの酸化膜
を形成する。この時、第一のＭＯＳトランジスタ領域は
５００Ａの酸化膜となる。ＣＶＤ技術により、２５００
Ａのポリクリスタルシリコンを形成し、この上にレジス
ト材を塗布した後に、通常の光露光技術により、第一ゲ
ート及び、第二ゲート領域にレジストを残す。次に、図
２（ｉ）に示すように、このレジストをマスクに通常の
エッチング技術により、ポリクリスタルシリコンを加工
し、後酸化をした後に、このゲートをマスクに、Ｎ型拡
散層を通常のイオン注入技術により形成する。そして、
最後に、図２（ｊ）に示すように、通常のＭＯＳ型トラ
ンジスタの製造技術により、層間絶縁膜を形成した後
に、コンタクトを開口し、配線を行う。
コン基盤上全面に、１００Ａの熱酸化膜を形成した後
に、通常の光露光技術とイオン注入技術により、少なく
ともチャネル領域に所定のチャネル不純物を注入する。
次に、図２（ｂ）に示すように、上記の１００Ａの熱酸
化膜をＮＨ４Ｆ液により剥離した後に、１００Ａの熱酸
化膜を形成し、さらに、この熱酸化膜の上に、ＣＶＤ技
術により、１００Ａのちっ化膜を形成する。次に、図２
（ｃ）に示すように、上記ちっ化膜上にレジスト材を塗
布した後に、通常の光露光技術により、第一のゲート絶
縁膜を形成する領域を含み、第二のゲート絶縁膜を形成
する領域を含まないように、レジストの開口部を開け
る。次に、図２（ｄ）に示すように、このレジストをマ
スクに、ちっ化膜をエッチングし、その後に、レジスト
を除去する。次に、図２（ｅ）に示すように、このちっ
化膜をマスクに、第一のＭＯＳトランジスタ領域に、４
５０Ａの熱酸化膜が形成されるように、熱酸化する。こ
の時、ちっ化膜は耐酸化性に優れているため、第二のＭ
ＯＳトランジスタのゲート絶縁膜の膜厚は、ほとんど増
加していない。このため、第一ゲート絶縁膜膜厚は、４
５０Ａの酸化膜となり、第二ゲート絶縁膜厚は、１００
Ａの酸化膜と、１００Ａのうちちっ化膜と、数Ａのちっ
化酸化膜の積層膜となる。次に図２（ｆ）に示すよう
に、ＣＤＥもしくは、ホットリンサンによって、ちっ化
膜をハクリする。次に図２（ｇ）に示すように、ＮＨ４
Ｆ液で、第二のＭＯＳトランジスタ領域の１００Ａの酸
化膜をハクリする。その後に、図２（ｈ）に示すよう
に、第二のＭＯＳトランジスタ領域に２５０Ａの酸化膜
を形成する。この時、第一のＭＯＳトランジスタ領域は
５００Ａの酸化膜となる。ＣＶＤ技術により、２５００
Ａのポリクリスタルシリコンを形成し、この上にレジス
ト材を塗布した後に、通常の光露光技術により、第一ゲ
ート及び、第二ゲート領域にレジストを残す。次に、図
２（ｉ）に示すように、このレジストをマスクに通常の
エッチング技術により、ポリクリスタルシリコンを加工
し、後酸化をした後に、このゲートをマスクに、Ｎ型拡
散層を通常のイオン注入技術により形成する。そして、
最後に、図２（ｊ）に示すように、通常のＭＯＳ型トラ
ンジスタの製造技術により、層間絶縁膜を形成した後
に、コンタクトを開口し、配線を行う。
【００１４】図３（ａ），（ｂ）、図４（ａ），（ｂ）
に、１００Ａのトンネル酸化膜、浮遊ゲート、絶縁膜、
制御ゲートの順に積層することによってつくられた、電
気的書き換えを可能とした不揮発性メモリセルと、２５
０Ａのゲート絶縁膜を持つＭＯＳ型トランジスタにおい
て、１００Ａのトンネル酸化膜と２５０Ａのゲート絶縁
膜を浮遊ゲートとＭＯＳ型トランジスタのゲートを同層
のゲートで形成する場合平面図と、その平面図のＡ−
Ａ、及び、Ｂ−Ｂ，Ｂ’−Ｂ’での断面図を示す。
に、１００Ａのトンネル酸化膜、浮遊ゲート、絶縁膜、
制御ゲートの順に積層することによってつくられた、電
気的書き換えを可能とした不揮発性メモリセルと、２５
０Ａのゲート絶縁膜を持つＭＯＳ型トランジスタにおい
て、１００Ａのトンネル酸化膜と２５０Ａのゲート絶縁
膜を浮遊ゲートとＭＯＳ型トランジスタのゲートを同層
のゲートで形成する場合平面図と、その平面図のＡ−
Ａ、及び、Ｂ−Ｂ，Ｂ’−Ｂ’での断面図を示す。
【００１５】図５に、１００Ａのトンネル酸化膜、浮遊
ゲート、絶縁膜、制御ゲートの順に積層することによっ
てつくられた、電気的書き換えを可能とした不揮発性メ
モリセルと、２５０Ａのゲート絶縁膜を持つＭＯＳ型ト
ランジスタにおいて、１００Ａのトンネル酸化膜と２５
０Ａのゲート絶縁膜を浮遊ゲートとＭＯＳ型トランジス
タのゲートを同層のゲートで形成する場合の製造法を示
す。
ゲート、絶縁膜、制御ゲートの順に積層することによっ
てつくられた、電気的書き換えを可能とした不揮発性メ
モリセルと、２５０Ａのゲート絶縁膜を持つＭＯＳ型ト
ランジスタにおいて、１００Ａのトンネル酸化膜と２５
０Ａのゲート絶縁膜を浮遊ゲートとＭＯＳ型トランジス
タのゲートを同層のゲートで形成する場合の製造法を示
す。
【００１６】図５（ａ）に示すように、まずＰ伝型シリ
コン基盤上全面に、１００Ａの熱酸化膜を形成した後
に、通常の光露光技術とイオン注入技術により、少なく
ともチャネル領域に所定のチャネル不純物を注入する。
次に、図５（ｂ）に示すように、上記の１００Ａの熱酸
化膜をＮＨ４Ｆ液により剥離した後に、２００Ａの熱酸
化膜を形成し、さらに、この熱酸化膜の上に、ＣＶＤ技
術により、１００Ａのちっ化膜を形成する。次に、図５
（ｃ）に示すように、上記ちっ化膜上にレジスト材を塗
布した後に、通常の光露光技術により、メモリセルのト
ンネル酸化膜を形成する領域を含み、ＭＯＳ型トランジ
スタのゲート絶縁膜を形成する領域を含まないように、
レジストを残す。また、レジストの残し方を図５（ｄ）
（ｅ）（ｆ）に示す。次に、図５（ｇ）に示すように、
このレジストをマスクに、ちっ化膜をエッチングし、そ
の後に、レジストを除去する。次に、図６（ａ）に示す
ように、このちっ化膜をマスクに、ＭＯＳ型トランジス
タ領域に３００Ａの酸化膜を形成する。次に図６（ｂ）
に示すように、ＣＤＥもしくは、ホットリンサンによっ
てちっ化膜をハクリする。次に図６（ｃ）に示すように
ＮＨ４Ｆ液でトンネル酸化膜領域の１００Ａの酸化膜を
ハクリする。その後に、図６（ｄ）に示すように、トン
ネル酸化膜領域に、１００Ａの酸化膜を形成する。この
時ＭＯＳ型トランジスタ領域は、２５０Ａの酸化膜に再
酸化される。次に、図６（ｅ），（ｆ），（ｇ）に示す
ように、ＣＶＤ技術により、２０００Ａの第一のポリク
リスタルシリコンを形成し、この上にレジスト材を塗布
した後に、通常の光露光技術により、浮遊ゲート分離用
に隣のセル間に、開口部を開ける。なお、図６（ｅ）
は、図６（ｆ）のＡ−Ａ’断面を示し、図６（ｇ）は、
Ｂ−Ｂ’断面を示す。次に、図７（ａ），（ｂ）に示す
ように、このレジストをマスクに通常のエッチング技術
により、第一のポリクリスタルシリコンを加工する。次
に、図７（ｃ），（ｄ）に示すように、第一のポリクリ
スタルシリコンを１５０Ａ酸化し、その後にちっ化膜を
ＣＶＤ技術により１００Ａ形成し、その後にこのちっ化
膜を酸化することにより、３０Ａのちっ化酸化膜を形成
し、さらに、その後に、ＣＶＤ技術により、３５００Ａ
の第二のポリクリスタルシリコンを形成する。次に、図
７（ｃ）に示すように、この上にレジスト材を塗布した
後に、通常の光露光技術により、ＭＯＳ型トランジスタ
のゲート及び、メモリセルの制御ゲート領域にレジスト
を残す。次に、図７（ｆ）に示すように、このレジスト
をマスクに通常のエッチング技術により、第二のポリク
リスタルシリコン、ＯＮＯ膜、第一のポリクリスタルシ
リコンを加工し、後酸化をする。次に、図７（ｇ）に示
すように、このゲートとレジストをマスクに、各部のＮ
型拡散層を通常のイオン注入技術により形成する。そし
て、最後に、図７（ｈ）に示すように、通常のＭＯＳ型
トランジスタの製造技術により、層間絶縁膜を形成した
後に、コンタクトを開口し、配線を行う。
コン基盤上全面に、１００Ａの熱酸化膜を形成した後
に、通常の光露光技術とイオン注入技術により、少なく
ともチャネル領域に所定のチャネル不純物を注入する。
次に、図５（ｂ）に示すように、上記の１００Ａの熱酸
化膜をＮＨ４Ｆ液により剥離した後に、２００Ａの熱酸
化膜を形成し、さらに、この熱酸化膜の上に、ＣＶＤ技
術により、１００Ａのちっ化膜を形成する。次に、図５
（ｃ）に示すように、上記ちっ化膜上にレジスト材を塗
布した後に、通常の光露光技術により、メモリセルのト
ンネル酸化膜を形成する領域を含み、ＭＯＳ型トランジ
スタのゲート絶縁膜を形成する領域を含まないように、
レジストを残す。また、レジストの残し方を図５（ｄ）
（ｅ）（ｆ）に示す。次に、図５（ｇ）に示すように、
このレジストをマスクに、ちっ化膜をエッチングし、そ
の後に、レジストを除去する。次に、図６（ａ）に示す
ように、このちっ化膜をマスクに、ＭＯＳ型トランジス
タ領域に３００Ａの酸化膜を形成する。次に図６（ｂ）
に示すように、ＣＤＥもしくは、ホットリンサンによっ
てちっ化膜をハクリする。次に図６（ｃ）に示すように
ＮＨ４Ｆ液でトンネル酸化膜領域の１００Ａの酸化膜を
ハクリする。その後に、図６（ｄ）に示すように、トン
ネル酸化膜領域に、１００Ａの酸化膜を形成する。この
時ＭＯＳ型トランジスタ領域は、２５０Ａの酸化膜に再
酸化される。次に、図６（ｅ），（ｆ），（ｇ）に示す
ように、ＣＶＤ技術により、２０００Ａの第一のポリク
リスタルシリコンを形成し、この上にレジスト材を塗布
した後に、通常の光露光技術により、浮遊ゲート分離用
に隣のセル間に、開口部を開ける。なお、図６（ｅ）
は、図６（ｆ）のＡ−Ａ’断面を示し、図６（ｇ）は、
Ｂ−Ｂ’断面を示す。次に、図７（ａ），（ｂ）に示す
ように、このレジストをマスクに通常のエッチング技術
により、第一のポリクリスタルシリコンを加工する。次
に、図７（ｃ），（ｄ）に示すように、第一のポリクリ
スタルシリコンを１５０Ａ酸化し、その後にちっ化膜を
ＣＶＤ技術により１００Ａ形成し、その後にこのちっ化
膜を酸化することにより、３０Ａのちっ化酸化膜を形成
し、さらに、その後に、ＣＶＤ技術により、３５００Ａ
の第二のポリクリスタルシリコンを形成する。次に、図
７（ｃ）に示すように、この上にレジスト材を塗布した
後に、通常の光露光技術により、ＭＯＳ型トランジスタ
のゲート及び、メモリセルの制御ゲート領域にレジスト
を残す。次に、図７（ｆ）に示すように、このレジスト
をマスクに通常のエッチング技術により、第二のポリク
リスタルシリコン、ＯＮＯ膜、第一のポリクリスタルシ
リコンを加工し、後酸化をする。次に、図７（ｇ）に示
すように、このゲートとレジストをマスクに、各部のＮ
型拡散層を通常のイオン注入技術により形成する。そし
て、最後に、図７（ｈ）に示すように、通常のＭＯＳ型
トランジスタの製造技術により、層間絶縁膜を形成した
後に、コンタクトを開口し、配線を行う。
【００１７】図８に、１００Ａのトンネル酸化膜、浮遊
ゲート、絶縁膜、制御ゲートの順に積層することによっ
てつくられた、電気的書き換えを可能とした不揮発性メ
モリセルを直列に接続したＮＡＮＤ型ＥＥＰＲＯＭセル
と、２５０Ａのゲート絶縁膜を持つＭＯＳ型トランジス
タにおいて、１００Ａのトンネル酸化膜と２５０Ａのゲ
ート絶縁膜を浮遊ゲートとＭＯＳ型トランジスタのゲー
トを同層のゲートで形成する場合の製造法を示す。な
お、前述のＮＯＲ型ＥＥＰＲＯＭと基本的に同様に製造
できる。まず、Ｐ伝型シリコン基盤上全面に、１００Ａ
の熱酸化膜を形成した後に、通常の光露光技術とイオン
注入技術により、少なくともチャネル領域に所定のチャ
ネル不純物を注入する。次に、上記の１００Ａの熱酸化
膜をＮＨ４Ｆ液により剥離した後に、２００Ａの熱酸化
膜を形成し、さらに、この熱酸化膜の上に、ＣＶＤ技術
により、１００Ａのちっ化膜を形成する。次に、上記ち
っ化膜上にレジスト材を塗布した後に、通常の光露光技
術により、メモリセルのトンネル酸化膜を形成する領域
を含み、ＭＯＳ型トランジスタのゲート絶縁膜を形成す
る領域を含まないように、レジストを残す。また、レジ
ストの残すパターンを図８のNo. １〜No. ４に示す。次
に、このレジストをマスクに、ＭＯＳ型トランジスタ領
域に３００Ａの酸化膜を形成する。次に図６（ｂ）に示
すように、ＣＤＥもしくは、ホットリンサンによってち
っ化膜をハクリする。次に図６（ｃ）に示すようにＮＨ
４Ｆ液でトンネル酸化膜領域の１００Ａの酸化膜をハク
リする。その後に、図６（ｄ）に示すように、トンネル
酸化膜領域に、１００Ａの酸化膜を形成する。この時Ｍ
ＯＳ型トランジスタ領域は、２５０Ａの酸化膜に再酸化
される。次に、ＣＶＤ技術により、２０００Ａの第一の
ポリクリスタルシリコンを形成し、この上にレジスト材
を塗布した後に、通常の光露光技術により、浮遊ゲート
分離用に隣のセル間に、開口部を開ける。次に、このレ
ジストをマスクに通常のエッチング技術により、第一の
ポリクリスタルシリコンを加工する。次に、第一のポリ
クリスタルシリコンを１５０Ａ酸化し、その後にちっ化
膜をＣＶＤ技術により１００Ａ形成し、その後にこのち
っ化膜を酸化することにより、３０Ａのちっ化酸化膜を
形成し、さらに、その後に、ＣＶＤ技術により、３５０
０Ａの第二のポリクリスタルシリコンを形成する。次
に、この上にレジスト材を塗布した後に、通常の光露光
技術により、ＭＯＳ型トランジスタのゲート及び、メモ
リセルの制御ゲート領域にレジストを残す。次に、この
レジストをマスクに通常のエッチング技術により、第二
のポリクリスタルシリコン、ＯＮＯ膜、第一のポリクリ
スタルシリコンを加工し、後酸化をする。次に、このゲ
ートとレジストをマスクに、各部のＮ型拡散層を通常の
イオン注入技術により形成する。そして、最後に、通常
のＭＯＳ型トランジスタの製造技術により、層間絶縁膜
を形成した後に、コンタクトを開口し、配線を行う。本
発明は、上記実施例に限られない。
ゲート、絶縁膜、制御ゲートの順に積層することによっ
てつくられた、電気的書き換えを可能とした不揮発性メ
モリセルを直列に接続したＮＡＮＤ型ＥＥＰＲＯＭセル
と、２５０Ａのゲート絶縁膜を持つＭＯＳ型トランジス
タにおいて、１００Ａのトンネル酸化膜と２５０Ａのゲ
ート絶縁膜を浮遊ゲートとＭＯＳ型トランジスタのゲー
トを同層のゲートで形成する場合の製造法を示す。な
お、前述のＮＯＲ型ＥＥＰＲＯＭと基本的に同様に製造
できる。まず、Ｐ伝型シリコン基盤上全面に、１００Ａ
の熱酸化膜を形成した後に、通常の光露光技術とイオン
注入技術により、少なくともチャネル領域に所定のチャ
ネル不純物を注入する。次に、上記の１００Ａの熱酸化
膜をＮＨ４Ｆ液により剥離した後に、２００Ａの熱酸化
膜を形成し、さらに、この熱酸化膜の上に、ＣＶＤ技術
により、１００Ａのちっ化膜を形成する。次に、上記ち
っ化膜上にレジスト材を塗布した後に、通常の光露光技
術により、メモリセルのトンネル酸化膜を形成する領域
を含み、ＭＯＳ型トランジスタのゲート絶縁膜を形成す
る領域を含まないように、レジストを残す。また、レジ
ストの残すパターンを図８のNo. １〜No. ４に示す。次
に、このレジストをマスクに、ＭＯＳ型トランジスタ領
域に３００Ａの酸化膜を形成する。次に図６（ｂ）に示
すように、ＣＤＥもしくは、ホットリンサンによってち
っ化膜をハクリする。次に図６（ｃ）に示すようにＮＨ
４Ｆ液でトンネル酸化膜領域の１００Ａの酸化膜をハク
リする。その後に、図６（ｄ）に示すように、トンネル
酸化膜領域に、１００Ａの酸化膜を形成する。この時Ｍ
ＯＳ型トランジスタ領域は、２５０Ａの酸化膜に再酸化
される。次に、ＣＶＤ技術により、２０００Ａの第一の
ポリクリスタルシリコンを形成し、この上にレジスト材
を塗布した後に、通常の光露光技術により、浮遊ゲート
分離用に隣のセル間に、開口部を開ける。次に、このレ
ジストをマスクに通常のエッチング技術により、第一の
ポリクリスタルシリコンを加工する。次に、第一のポリ
クリスタルシリコンを１５０Ａ酸化し、その後にちっ化
膜をＣＶＤ技術により１００Ａ形成し、その後にこのち
っ化膜を酸化することにより、３０Ａのちっ化酸化膜を
形成し、さらに、その後に、ＣＶＤ技術により、３５０
０Ａの第二のポリクリスタルシリコンを形成する。次
に、この上にレジスト材を塗布した後に、通常の光露光
技術により、ＭＯＳ型トランジスタのゲート及び、メモ
リセルの制御ゲート領域にレジストを残す。次に、この
レジストをマスクに通常のエッチング技術により、第二
のポリクリスタルシリコン、ＯＮＯ膜、第一のポリクリ
スタルシリコンを加工し、後酸化をする。次に、このゲ
ートとレジストをマスクに、各部のＮ型拡散層を通常の
イオン注入技術により形成する。そして、最後に、通常
のＭＯＳ型トランジスタの製造技術により、層間絶縁膜
を形成した後に、コンタクトを開口し、配線を行う。本
発明は、上記実施例に限られない。
【００１８】例えば、上記実施例を全て、Ｐチャネル型
トランジスタに用いても良い。また、上記実施例は全
て、ちっ化膜の代わりに、タンタル膜、等を用いても良
い。つまり、耐酸化性を有する膜であればなんでもよ
い。また、この製造法を用いて、図１０のようにトラン
ジスタを作ってもよい。
トランジスタに用いても良い。また、上記実施例は全
て、ちっ化膜の代わりに、タンタル膜、等を用いても良
い。つまり、耐酸化性を有する膜であればなんでもよ
い。また、この製造法を用いて、図１０のようにトラン
ジスタを作ってもよい。
【００１９】
【発明の効果】以上述べたように本発明のような半導体
装置構造及び、製造方法にすることにより、第一のゲー
ト酸化膜上にレジストが乗る、および、レジストが乗っ
ている状態で、第二のゲート酸化膜を形成する半導体基
盤が露出してしまうことなしに、事なる膜厚のゲート絶
縁膜を同層のゲート下に、形成することが可能となる。
従って、異なる膜厚のゲート絶縁膜を信頼性が低下する
ことなく形成することが可能となる。
装置構造及び、製造方法にすることにより、第一のゲー
ト酸化膜上にレジストが乗る、および、レジストが乗っ
ている状態で、第二のゲート酸化膜を形成する半導体基
盤が露出してしまうことなしに、事なる膜厚のゲート絶
縁膜を同層のゲート下に、形成することが可能となる。
従って、異なる膜厚のゲート絶縁膜を信頼性が低下する
ことなく形成することが可能となる。
【００２０】また、本発明のように、不揮発性半導体メ
モリ装置を直列に接続したＮＡＮＤ型ＥＥＰＲＯＭの場
合は、上記のレジストの残りパターンが、ＮＡＮＤ型Ｅ
ＥＰＲＯＭメモリセルの複数の及び全数のメモリセルに
またがって開口する事によって、合わせズレを考慮する
必要がなくなり、メモリの微細化が可能となる。
モリ装置を直列に接続したＮＡＮＤ型ＥＥＰＲＯＭの場
合は、上記のレジストの残りパターンが、ＮＡＮＤ型Ｅ
ＥＰＲＯＭメモリセルの複数の及び全数のメモリセルに
またがって開口する事によって、合わせズレを考慮する
必要がなくなり、メモリの微細化が可能となる。
【図１】 本発明実施例の構造説明図。
【図２】 本発明実施例の製造工程を示す工程断面図。
【図３】 本発明の他の実施例を説明する構造図。
【図４】 本発明の他の実施例を説明する断面図。
【図５】 本発明実施例の製造工程を示す工程説明図。
【図６】 本発明実施例の製造工程を示す工程説明図。
【図７】 本発明実施例の製造工程を示す工程説明図。
【図８】 本発明の他の実施例を説明する平面図。
【図９】 本発明の他の実施例を説明する断面図。
１…Ｐ型シリコン基板 ２…ＬＯＣＯＳ ３…酸化膜 ４…ちっ化膜 ５…ゲート（ポリシリコン） ６…ｎ型拡散層 ７…チャネルインプラ ８…レジスト ９…ちっ化酸化膜 １０…層間絶縁膜 １１…配線 １２…浮遊ゲート用１ＰＯ１ｙ １３…制御ゲート２ＰＯ１ｙ １４…ＯＮＯ層間膜 １５…トンネル酸化膜 １６…ポリシリコン １７…ポリ酸化膜 １７…再酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 有留 誠一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内
Claims (8)
- 【請求項１】 第一導伝型の半導体基盤上に、第二導伝
型の不純物拡散層によりソース層及びドレイン層が形成
され、さらに、第一ゲート絶縁膜を持つＭＯＳ型半導体
装置と、第二ゲート絶縁膜を持つＭＯＳ型半導体装置
等、複数の異なるゲート絶縁膜を持つＭＯＳ型半導体装
置が形成されている半導体装置で、それぞれのゲート
が、同じ層で形成されている半導体装置において、第一
ゲート絶縁膜以外のゲート絶縁膜が、第一ゲート絶縁膜
層と第一ゲート絶縁膜と異なる絶縁膜層の積層構造にな
っていることを特徴とするＭＯＳ型半導体装置。 - 【請求項２】 第一導伝型の半導体基盤上に、第二導伝
型の不純物拡散層によりソース層及びドレイン層が形成
され、さらに、第一ゲート絶縁膜を持つＭＯＳ型半導体
装置と、第二ゲート絶縁膜を持つＭＯＳ型半導体装置
等、複数の異なるゲート絶縁膜を持つＭＯＳ型半導体装
置が形成されている半導体装置で、それぞれのゲート
が、同じ層で形成されている半導体装置において、第一
ゲート絶縁膜が、酸化膜で形成されており、第一ゲート
絶縁膜以外のゲート絶縁膜が、酸化膜、及びその酸化膜
の再酸化膜の積層膜によって形成されていることを特徴
とするＭＯＳ型半導体装置。 - 【請求項３】 第一導伝型の半導体基盤上に、第二導伝
型の不純物拡散層によりソース層及びドレイン層が形成
され、さらに、第一ゲート絶縁膜、電荷蓄積層、第三ゲ
ート絶縁膜、制御ゲートの順に積層され、前記電荷蓄積
層とドレイン層との間の電荷の授受により電気的書き換
えを可能とした第一の不揮発性メモリセルと、第二ゲー
ト絶縁膜を持つ第二のＭＯＳ型半導体装置を持つＭＯＳ
型半導体装置が形成されている半導体装置で、第二のＭ
ＯＳ型半導体装置のゲートと第一の不揮発性メモリセル
の電荷蓄積層が同じ層で形成されている半導体装置にお
いて、第一ゲート絶縁膜以外のゲート絶縁膜が、第一ゲ
ート絶縁膜層と第一ゲート絶縁膜と異なる絶縁膜層の積
層構造になっていることを特徴とするＭＯＳ型半導体装
置。 - 【請求項４】 第一導伝型の半導体基盤上に、第二導伝
型の不純物拡散層によりソース層及びドレイン層が形成
され、さらに、第一ゲート絶縁膜、電荷蓄積層、第三ゲ
ート絶縁膜、制御ゲートの順に積層され、前記電荷蓄積
層とドレイン層との間の電荷の授受により電気的書き換
えを可能とした第一の不揮発性メモリセルと、第二ゲー
ト絶縁膜を持つ第二のＭＯＳ型半導体装置を持つＭＯＳ
型半導体装置が形成されている半導体装置で、第二のＭ
ＯＳ型半導体装置のゲートと第一の不揮発性メモリセル
の電荷蓄積層が、同じ層で形成されている半導体装置に
おいて、第一ゲート絶縁膜が、酸化膜で形成されてお
り、第一ゲート絶縁膜以外のゲート絶縁膜が、酸化膜、
及び、その酸化膜の再酸化膜の積層膜によって形成され
ていることを特徴とするＭＯＳ型半導体装置。 - 【請求項５】 第一導伝型の半導体基盤上に、第二導伝
型の不純物拡散層によりソース層及びドレイン層が形成
され、さらに、第一ゲート絶縁膜を持つＭＯＳ型半導体
装置と、第二ゲート絶縁膜を持つＭＯＳ型半導体装置
等、複数の異なるゲート絶縁膜を持つＭＯＳ型半導体装
置が形成されている半導体装置で、それぞれのゲート
が、同じ層で形成されている半導体装置で、第一ゲート
絶縁膜が、第一の酸化膜で形成されており、第一ゲート
絶縁膜以外のゲート絶縁膜が、第二の酸化膜、及び、そ
の酸化膜の再酸化膜の積層膜によって形成されているＭ
ＯＳ型半導体装置の製造法において、まず第一導伝型の
半導体基盤上に第三の酸化膜を形成し、その後に第三の
酸化膜の上に第１の耐酸化膜を形成し、その後に、通常
の光露光技術により、第一のゲート絶縁膜を形成する領
域を含み、第二のゲート絶縁膜を形成する領域を含まな
いように、レジストの開口部を開けた後に、このレジス
トをマスクに、第一の耐酸化膜をエッチングし、その後
に、レジストを除去し、その後に、この第一耐酸化膜を
マスクに酸化を行い、その後に少なくとも第一の耐酸化
膜をエッチングする工程と、その後に第二のゲート絶縁
膜領域の第三酸化膜をエッチングする工程と、その後に
全面を再酸化することによって、第二のゲート絶縁膜領
域に、第二の酸化膜を形成し、第一のゲート絶縁膜を再
酸化によって、第一の酸化膜と再酸化膜の積層膜によっ
て形成される工程を含むことを特徴とするＭＯＳ型半導
体装置の製造方法。 - 【請求項６】 第一導伝型の半導体基盤上に、第二導伝
型の不純物拡散層によりソース層及びドレイン層が形成
され、さらに、第一ゲート絶縁膜を持つＭＯＳ型半導体
装置と、第二ゲート絶縁膜を持つＭＯＳ型半導体装置
等、複数の異なるゲート絶縁膜を持つＭＯＳ型半導体装
置が形成されている半導体装置で、それぞれのゲート
が、同じ層で形成されている半導体装置で、第一ゲート
絶縁膜が、第一の酸化膜で形成されており、第一ゲート
絶縁膜以外のゲート絶縁膜が、第三の酸化膜、及び、再
酸化膜の積層膜によって形成されているＭＯＳ型半導体
装置の製造法において、まず第一導伝型半導体基盤上に
第三の酸化膜を形成し、その後に第三の酸化膜の上にち
っ化膜を形成し、その後に、通常の光露技術により、第
一のゲート絶縁膜を形成する領域を含み、第二のゲート
絶縁膜を形成する領域を含まないように、レジストの開
口部を開けた後に、このレジストをマスクに、ちっ化膜
をエッチングし、その後に、レジストを除去し、その後
に、このちっ化膜をマスクに酸化を行い、その後に少な
くともちっ化膜をエッチングする工程と、その後に、第
二のゲート絶縁膜領域の第三の酸化膜をエッチングする
工程と、その後に全面を再酸化することによって、第二
のゲート絶縁膜を、第二の酸化膜を形成し、第一のゲー
ト酸化膜を再酸化によって、第１の酸化膜と再酸化膜の
積層膜によって形成される工程を含むことを特徴とする
ＭＯＳ型半導体装置の製造方法。 - 【請求項７】 第一導伝型の半導体基盤上に、第二導伝
型の不純物拡散層によりソース層及びドレイン層が形成
され、さらに、第一ゲート絶縁膜、電荷蓄積層、第三ゲ
ート絶縁膜、制御ゲートの順に積層され、前記電荷蓄積
層とドレイン層との間の電荷の授受により電気的書き換
えを可能とした第一の不揮発性メモリセルと、第二ゲー
ト絶縁膜を持つ第二のＭＯＳ型半導体装置を持つＭＯＳ
型半導体装置が形成されている半導体装置で、電荷蓄積
層と第二のＭＯＳ型半導体のゲートが同じ層で形成され
ているＭＯＳ型半導体装置において、第一ゲート絶縁膜
が、第一の酸化膜で形成されており、第一ゲート絶縁膜
以外のゲート絶縁膜が、第三の酸化膜、及び再酸化膜の
積層膜によって形成されているＭＯＳ型半導体装置の製
造法において、まず第一導伝型の半導体基盤上に第三の
酸化膜を形成し、その後に第三の酸化膜の上に酸化膜に
対して耐酸化膜を形成し、その後に、通常の光露光技術
により、第二のゲート絶縁膜を形成する領域を含み、第
一のゲート絶縁膜を形成する領域を含まないように、レ
ジストの開口部を開けた後に、このレジストをマスク
に、耐酸化性膜をエッチングし、その後に、レジストを
除去し、その後にこの耐酸化膜をマスクに酸化を行い、
その後に少なくとも第一の耐酸化膜をエッチングする工
程と、その後に、第二のゲート絶縁膜領域の第三の酸化
膜をエッチングする工程と、その後に全面を再酸化する
ことによって、第二のゲート絶縁膜領域に、第二の酸化
膜を形成し、第一のゲート絶縁膜を再酸化によって、第
一の酸化膜と再酸化膜の積層膜によって形成される工程
を含むことを特徴とするＭＯＳ型半導体装置の製造方
法。 - 【請求項８】 第一導伝型の半導体基盤上に、第二導伝
型の不純物拡散層によりソース層及びドレイン層が形成
され、さらに、第一ゲート絶縁膜、電荷蓄積層、第三ゲ
ート絶縁膜、制御ゲートの順に積層され、前記電荷蓄積
層とドレイン層との間の電荷の授受により電気的書き換
えを可能とした第一の不揮発性メモリセルと、第二ゲー
ト絶縁膜を持つ第二のＭＯＳ型半導体装置を持つＭＯＳ
型半導体装置が形成されている半導体装置で、電荷蓄積
層と第二のＭＯＳ型半導体のゲートが同じ層で形成され
ているＭＯＳ型半導体装置において、第一ゲート絶縁膜
が、第一の酸化膜で形成されており、第一ゲート絶縁膜
以外のゲート絶縁膜が、第三の酸化膜、及び再酸化膜の
積層膜によって形成されているＭＯＳ型半導体装置の製
造法において、まず第一導伝型の半導体基盤上に第三の
酸化膜を形成し、その後に第三の酸化膜の上にちっ化膜
を形成し、その後に、通常の光露光技術により、第二の
ゲート絶縁膜を形成する領域を含み、第一のゲート絶縁
膜を形成する領域を含まないように、レジストの開口部
を開けた後に、このレジストをマスクに、ちっ化膜をエ
ッチングし、その後に、レジストを除去し、その後に、
このちっ化膜をマスクに酸化を行い、その後に少なくと
も窒化膜をエッチングする工程と、その後に第二のゲー
ト絶縁膜領域の第三の酸化膜をエッチングする工程と、
その後に全面を再酸化することによって、第二のゲート
絶縁膜を第二の酸化膜で形成し、第一のゲート絶縁膜を
再酸化によって、第一の酸化膜と再酸化膜によって形成
される工程を含むことを特徴とするＭＯＳ型半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8880392A JPH05291581A (ja) | 1992-04-09 | 1992-04-09 | Ｍｏｓ型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8880392A JPH05291581A (ja) | 1992-04-09 | 1992-04-09 | Ｍｏｓ型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291581A true JPH05291581A (ja) | 1993-11-05 |
Family
ID=13953040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8880392A Pending JPH05291581A (ja) | 1992-04-09 | 1992-04-09 | Ｍｏｓ型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291581A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987003497A1 (fr) * | 1985-12-04 | 1987-06-18 | Kabushiki Kaisya Advance | Dispositif therapeutique compact de basse frequence |
-
1992
- 1992-04-09 JP JP8880392A patent/JPH05291581A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987003497A1 (fr) * | 1985-12-04 | 1987-06-18 | Kabushiki Kaisya Advance | Dispositif therapeutique compact de basse frequence |
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