JPH05290577A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05290577A JPH05290577A JP4083626A JP8362692A JPH05290577A JP H05290577 A JPH05290577 A JP H05290577A JP 4083626 A JP4083626 A JP 4083626A JP 8362692 A JP8362692 A JP 8362692A JP H05290577 A JPH05290577 A JP H05290577A
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- 230000015654 memory Effects 0.000 claims abstract description 144
- 239000011159 matrix material Substances 0.000 claims description 15
- 230000000295 complement effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 22
- 238000009792 diffusion process Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
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- 238000012423 maintenance Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Static Random-Access Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＣＭＯＳゲートアレイを構成するベーシック
セル段を有するＲＡＭにおいて、データ入出力ポートの
位置が異なるＲＡＭを容易に設計でき、半導体チップ上
にＲＡＭを配置する際の制約を緩和する。 【構成】 ベーシックセル段を有するメモリセルをＸ方
向にｎ個配列し、奇数番目のメモリセルのＭＯＳトラン
ジスタのゲートに第１のワード線を接続し、偶数番目の
メモリセルのＭＯＳトランジスタのゲートに第２のワー
ド線を接続し、Ｘ方向に、互いに隣接する奇数番目のメ
モリセルの第２のビット線と偶数番目のメモリセルの第
１のビット線を共有するようにｎ＋１本のビット線を有
し、ワード線をＸ方向に、ビット線をＹ方向に配線す
る。
セル段を有するＲＡＭにおいて、データ入出力ポートの
位置が異なるＲＡＭを容易に設計でき、半導体チップ上
にＲＡＭを配置する際の制約を緩和する。 【構成】 ベーシックセル段を有するメモリセルをＸ方
向にｎ個配列し、奇数番目のメモリセルのＭＯＳトラン
ジスタのゲートに第１のワード線を接続し、偶数番目の
メモリセルのＭＯＳトランジスタのゲートに第２のワー
ド線を接続し、Ｘ方向に、互いに隣接する奇数番目のメ
モリセルの第２のビット線と偶数番目のメモリセルの第
１のビット線を共有するようにｎ＋１本のビット線を有
し、ワード線をＸ方向に、ビット線をＹ方向に配線す
る。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳゲートアレイで
構成するベーシックセル段の形状がＹ軸に対して非対称
であり、Ｙ方向に隣接する複数のベーシックセル段がＸ
軸に対称となるベーシックセル段を有するＲＡＭにおい
て、データ入出力ポートの位置が異なるＲＡＭの設計を
容易にすることができる半導体集積回路装置に関するも
のである。
構成するベーシックセル段の形状がＹ軸に対して非対称
であり、Ｙ方向に隣接する複数のベーシックセル段がＸ
軸に対称となるベーシックセル段を有するＲＡＭにおい
て、データ入出力ポートの位置が異なるＲＡＭの設計を
容易にすることができる半導体集積回路装置に関するも
のである。
【０００２】
【従来の技術】図１３は従来の半導体集積回路装置を示
す平面図であり、一例としてＣＭＯＳゲートアレイを示
す。同図において、１は半導体チップ、２はこの半導体
チップ１内の周縁部に多数配置した入出力パッド、３は
この半導体チップ１の中央部に複数配置し、その拡大し
た平面を図１４（ａ）に示し、その等価回路を図１４
（ｂ）に示すベーシックセル段である。
す平面図であり、一例としてＣＭＯＳゲートアレイを示
す。同図において、１は半導体チップ、２はこの半導体
チップ１内の周縁部に多数配置した入出力パッド、３は
この半導体チップ１の中央部に複数配置し、その拡大し
た平面を図１４（ａ）に示し、その等価回路を図１４
（ｂ）に示すベーシックセル段である。
【０００３】図１４（ａ）および図１４（ｂ）に示すベ
ーシックセル段３は、一例としてゲート分離方式であ
る。同図において、４はＰＭＯＳトランジスタのゲー
ト、５はＮＭＯＳトランジスタのゲート、６はＰ型拡散
領域であり、ＰＭＯＳトランジスタのソースまたはドレ
イン、７はＮ型拡散領域であり、ＮＭＯＳトランジスタ
のソースまたはドレインに相当する。
ーシックセル段３は、一例としてゲート分離方式であ
る。同図において、４はＰＭＯＳトランジスタのゲー
ト、５はＮＭＯＳトランジスタのゲート、６はＰ型拡散
領域であり、ＰＭＯＳトランジスタのソースまたはドレ
イン、７はＮ型拡散領域であり、ＮＭＯＳトランジスタ
のソースまたはドレインに相当する。
【０００４】この場合、ＰＭＯＳトランジスタのソース
ドレイン領域６、およびＮＭＯＳトランジスタのソース
ドレイン領域７はそれぞれ直列に接続されている。そし
て、このゲート分離方式のベーシックセル段３では分離
したい位置のトランジスタをオフ状態にすることによっ
て、直列接続されたトランジスタ列を分断し、所望の回
路を構成することができる。
ドレイン領域６、およびＮＭＯＳトランジスタのソース
ドレイン領域７はそれぞれ直列に接続されている。そし
て、このゲート分離方式のベーシックセル段３では分離
したい位置のトランジスタをオフ状態にすることによっ
て、直列接続されたトランジスタ列を分断し、所望の回
路を構成することができる。
【０００５】なお、ゲートアレイを構成するベーシック
セル段の同一チャネルのトランジスタが、直列接続され
た方向をＸ方向とし、Ｘ方向に垂直な方向をＹ方向とし
た場合に、ベーシックセル段は、Ｙ軸に対してベーシッ
クセル段を反転すると、元のベーシックセル段の構造と
異なる特徴を有し、隣合う上下のベーシックセル段をＸ
軸に対して反転しても構造が変化しない特徴を有してい
る。
セル段の同一チャネルのトランジスタが、直列接続され
た方向をＸ方向とし、Ｘ方向に垂直な方向をＹ方向とし
た場合に、ベーシックセル段は、Ｙ軸に対してベーシッ
クセル段を反転すると、元のベーシックセル段の構造と
異なる特徴を有し、隣合う上下のベーシックセル段をＸ
軸に対して反転しても構造が変化しない特徴を有してい
る。
【０００６】すなわち、ベーシックセル段の形状がＹ軸
に対して非対称であり、Ｙ方向に隣接する複数のベーシ
ックセル段がＸ軸に対して対称となる。
に対して非対称であり、Ｙ方向に隣接する複数のベーシ
ックセル段がＸ軸に対して対称となる。
【０００７】図１５は従来のＸ軸対称Ｙ軸非対称の複数
のベーシックセル段の一構成例を示す平面図である。同
図において、３ａ〜３ｄはベーシックセル段である。こ
のベーシックセル段ではベーシックセル段３ａと３ｂ、
ベーシックセル段３ｂと３ｃ、ベーシックセル段３ｃと
３ｄは、それぞれＸ軸ｘａ、ｘｂ、ｘｃに対して対称で
あり、ベーシックセル段３ａ〜３ｄはいかなるＹ軸に対
しても非対称である。
のベーシックセル段の一構成例を示す平面図である。同
図において、３ａ〜３ｄはベーシックセル段である。こ
のベーシックセル段ではベーシックセル段３ａと３ｂ、
ベーシックセル段３ｂと３ｃ、ベーシックセル段３ｃと
３ｄは、それぞれＸ軸ｘａ、ｘｂ、ｘｃに対して対称で
あり、ベーシックセル段３ａ〜３ｄはいかなるＹ軸に対
しても非対称である。
【０００８】図１６は従来のＸ軸対称Ｙ軸非対称のベー
シックセル段をもつゲートアレイで構成したメモリセル
を示す回路図であり、図１７はその平面図である。同図
において、４ａ〜４ｈはＰＭＯＳトランジスタ、５ａ〜
５ｐはＮＭＯＳトランジスタ、８ａ〜８ｄはワード線、
９ａは第１のビット線、９ｂは第２のビット線、１０ａ
は電源線、１０ｂは接地線である。
シックセル段をもつゲートアレイで構成したメモリセル
を示す回路図であり、図１７はその平面図である。同図
において、４ａ〜４ｈはＰＭＯＳトランジスタ、５ａ〜
５ｐはＮＭＯＳトランジスタ、８ａ〜８ｄはワード線、
９ａは第１のビット線、９ｂは第２のビット線、１０ａ
は電源線、１０ｂは接地線である。
【０００９】１１はソースドレイン領域またはゲートと
第１層配線を接続するコンタクトホール、１２は第１層
配線と第２層配線を接続するスルーホールである。
第１層配線を接続するコンタクトホール、１２は第１層
配線と第２層配線を接続するスルーホールである。
【００１０】また、上記ＰＭＯＳトランジスタ４ａおよ
び４ｂ、ＮＭＯＳトランジスタ５ａ、５ｂ、５ｉおよび
５ｊにより第１のメモリセルを構成し、ＰＭＯＳトラン
ジスタ４ｃおよび４ｄ、ＮＭＯＳトランジスタ５ｃ、５
ｄ、５ｋおよび５ｌにより第２のメモリセルを構成し、
ＰＭＯＳトランジスタ４ｅおよび４ｆ、ＮＭＯＳトラン
ジスタ５ｅ、５ｆ、５ｍおよび５ｎにより第３のメモリ
セルを構成し、ＰＭＯＳトランジスタ４ｇおよび４ｈ、
ＮＭＯＳトランジスタ５ｇ、５ｈ、５ｏおよび５ｐによ
り第４のメモリセルを構成する。
び４ｂ、ＮＭＯＳトランジスタ５ａ、５ｂ、５ｉおよび
５ｊにより第１のメモリセルを構成し、ＰＭＯＳトラン
ジスタ４ｃおよび４ｄ、ＮＭＯＳトランジスタ５ｃ、５
ｄ、５ｋおよび５ｌにより第２のメモリセルを構成し、
ＰＭＯＳトランジスタ４ｅおよび４ｆ、ＮＭＯＳトラン
ジスタ５ｅ、５ｆ、５ｍおよび５ｎにより第３のメモリ
セルを構成し、ＰＭＯＳトランジスタ４ｇおよび４ｈ、
ＮＭＯＳトランジスタ５ｇ、５ｈ、５ｏおよび５ｐによ
り第４のメモリセルを構成する。
【００１１】また、ＮＭＯＳトランジスタ５ｉのゲート
とＮＭＯＳトランジスタ５ｊのゲートを接続したのちワ
ード線８ａに接続する。ＮＭＯＳトランジスタ５ｋのゲ
ートとＮＭＯＳトランジスタ５ｌのゲートを接続したの
ちワード線８ｂに接続する。ＮＭＯＳトランジスタ５ｍ
のゲートとＮＭＯＳトランジスタ５ｎのゲートを接続し
たのちワード線８ｃに接続する。
とＮＭＯＳトランジスタ５ｊのゲートを接続したのちワ
ード線８ａに接続する。ＮＭＯＳトランジスタ５ｋのゲ
ートとＮＭＯＳトランジスタ５ｌのゲートを接続したの
ちワード線８ｂに接続する。ＮＭＯＳトランジスタ５ｍ
のゲートとＮＭＯＳトランジスタ５ｎのゲートを接続し
たのちワード線８ｃに接続する。
【００１２】ＮＭＯＳトランジスタ５ｏのゲートとＮＭ
ＯＳトランジスタ５ｐのゲートを接続したのちワード線
８ｄに接続する。ＮＭＯＳトランジスタ５ｉ、５ｌ、５
ｍおよび５ｐの各ドレインを共通にして第１のビット線
９ａに接続する。ＮＭＯＳトランジスタ５ｊ、５ｋ、５
ｎおよび５ｏの各ドレインを共通にして第２のビット線
９ｂに接続する。このように接続することにより、メモ
リセル４個からなるメモリセルアレイ１行を構成する。
ＯＳトランジスタ５ｐのゲートを接続したのちワード線
８ｄに接続する。ＮＭＯＳトランジスタ５ｉ、５ｌ、５
ｍおよび５ｐの各ドレインを共通にして第１のビット線
９ａに接続する。ＮＭＯＳトランジスタ５ｊ、５ｋ、５
ｎおよび５ｏの各ドレインを共通にして第２のビット線
９ｂに接続する。このように接続することにより、メモ
リセル４個からなるメモリセルアレイ１行を構成する。
【００１３】なお、ｎａとｎｂ、ｎｃとｎｄ、ｎｅとｎ
ｆ、ｎｇとｎｈはそれぞれ第１〜第４のメモリセルを構
成するデータ保持ループの一方の接点と他方の接点を示
す。
ｆ、ｎｇとｎｈはそれぞれ第１〜第４のメモリセルを構
成するデータ保持ループの一方の接点と他方の接点を示
す。
【００１４】次に、上記構成によるＸ軸対称Ｙ軸非対称
のベーシックセル段をもつゲートアレイで構成したメモ
リセルの動作について説明する。まず、複数のワード線
８ａ〜８ｄのうち一本のワード線８ａが選択され、Ｈレ
ベルになると、この選択されたワード線にゲートが接続
されているＮＭＯＳトランジスタペア５ｉと５ｊはオン
状態になり、第１のメモリセルを構成するデータ保持ル
ープの接点ｎａ，ｎｂがそれぞれ第１のビット線９ａ，
第２のビット線９ｂと接続状態になる。
のベーシックセル段をもつゲートアレイで構成したメモ
リセルの動作について説明する。まず、複数のワード線
８ａ〜８ｄのうち一本のワード線８ａが選択され、Ｈレ
ベルになると、この選択されたワード線にゲートが接続
されているＮＭＯＳトランジスタペア５ｉと５ｊはオン
状態になり、第１のメモリセルを構成するデータ保持ル
ープの接点ｎａ，ｎｂがそれぞれ第１のビット線９ａ，
第２のビット線９ｂと接続状態になる。
【００１５】一方、選択されていない他のワード線８
ｂ，８ｃおよび８ｄは、Ｌレベルであり、対応するＭＯ
Ｓトランジスタ５ｋ，５ｌ，５ｍ，５ｎ，５ｏおよび５
ｐはオフ状態で、ビット線９ａ，９ｂと対応する第２〜
第４メモリセルを構成するデータ保守ループの接点ｎ
ｃ，ｎｄ，ｎｅ，ｎｆ，ｎｇ，ｎｈは非接状態である。
ｂ，８ｃおよび８ｄは、Ｌレベルであり、対応するＭＯ
Ｓトランジスタ５ｋ，５ｌ，５ｍ，５ｎ，５ｏおよび５
ｐはオフ状態で、ビット線９ａ，９ｂと対応する第２〜
第４メモリセルを構成するデータ保守ループの接点ｎ
ｃ，ｎｄ，ｎｅ，ｎｆ，ｎｇ，ｎｈは非接状態である。
【００１６】最初に、ビット線９ａ，９ｂは共にＨレベ
ルにプリチャージされており、ワード線８ａが立ち上が
ることによって、それぞれＭＯＳトランジスタ５ｉ，５
ｊを介してビット線９ａは接点ｎａの電位になり、ビッ
ト線９ｂは接点ｎｂの電位になる。
ルにプリチャージされており、ワード線８ａが立ち上が
ることによって、それぞれＭＯＳトランジスタ５ｉ，５
ｊを介してビット線９ａは接点ｎａの電位になり、ビッ
ト線９ｂは接点ｎｂの電位になる。
【００１７】接点ｎａとｎｂの電位は、相補的な関係に
あることから、一方はＨレベル、他方はＬレベルであ
り、ビット線９ａ，９ｂどちらか一方の電位がＬレベル
に落ちてくる。このビット線９ａ，９ｂの電位差を図示
しない高感度なセンスアンプで受けることによって、デ
ータの読みだしが行われる。一方、書き込みの場合は、
図示しないビット線に接続した強力なドライバで、ＭＯ
Ｓトランジスタ５ｉ，５ｊを介して接点ｎａと接点ｎｂ
にデータを書き込む。
あることから、一方はＨレベル、他方はＬレベルであ
り、ビット線９ａ，９ｂどちらか一方の電位がＬレベル
に落ちてくる。このビット線９ａ，９ｂの電位差を図示
しない高感度なセンスアンプで受けることによって、デ
ータの読みだしが行われる。一方、書き込みの場合は、
図示しないビット線に接続した強力なドライバで、ＭＯ
Ｓトランジスタ５ｉ，５ｊを介して接点ｎａと接点ｎｂ
にデータを書き込む。
【００１８】図１８は従来のメモリセルをマトリックス
状に並べてメモリセルアレイを構成した回路図であり、
一例として、メモリセルをＸ方向に４個、Ｙ方向に４個
マトリックス状に並べてメモリセルアレイを構成した回
路図である。同図において、１３ａおよび１３ｂはＩ／
Ｏ線、１４ａはバイナリデコーダで構成されるＸデコー
ダである。
状に並べてメモリセルアレイを構成した回路図であり、
一例として、メモリセルをＸ方向に４個、Ｙ方向に４個
マトリックス状に並べてメモリセルアレイを構成した回
路図である。同図において、１３ａおよび１３ｂはＩ／
Ｏ線、１４ａはバイナリデコーダで構成されるＸデコー
ダである。
【００１９】１４ｂはバイナリデコーダで構成されるＹ
デコーダ、１５ａ〜１５ｄはビット線選択信号、１６ａ
および１６ｂはＸアドレス信号、１６ｃおよび１６ｄは
Ｙアドレス信号、ｍ１〜ｍ１６はそれぞれベーシックセ
ル段のＰＭＯＳトランジスタおよびＮＭＯＳトランジス
タで構成した第１のインバータ１７および第２のインバ
ータ１８の一対のインバータと、第１のＮＭＯＳトラン
ジスタ１９および第２のＮＭＯＳトランジスタ２０の一
対のＮＭＯＳトランジスタで構成したメモリセルであ
る。
デコーダ、１５ａ〜１５ｄはビット線選択信号、１６ａ
および１６ｂはＸアドレス信号、１６ｃおよび１６ｄは
Ｙアドレス信号、ｍ１〜ｍ１６はそれぞれベーシックセ
ル段のＰＭＯＳトランジスタおよびＮＭＯＳトランジス
タで構成した第１のインバータ１７および第２のインバ
ータ１８の一対のインバータと、第１のＮＭＯＳトラン
ジスタ１９および第２のＮＭＯＳトランジスタ２０の一
対のＮＭＯＳトランジスタで構成したメモリセルであ
る。
【００２０】２１ａ〜２１ｈはビット線とＩ／Ｏ線を接
続するＮＭＯＳトランジスタである。なお、９ｃ〜９ｈ
はビット線である。また、この第１のインバータ１７の
出力を第２のインバータ１８の入力に接続し、第２のイ
ンバータ１８の出力を第１のインバータ１７の入力に接
続してデータ保持ループを構成し、このデータ保持ルー
プの一方の接点に第１のＮＭＯＳトランジスタ１９のソ
ースに接続し、前記データ保持ループの他方の接点に第
２のＮＭＯＳトランジスタ２０のソースを接続するもの
である。
続するＮＭＯＳトランジスタである。なお、９ｃ〜９ｈ
はビット線である。また、この第１のインバータ１７の
出力を第２のインバータ１８の入力に接続し、第２のイ
ンバータ１８の出力を第１のインバータ１７の入力に接
続してデータ保持ループを構成し、このデータ保持ルー
プの一方の接点に第１のＮＭＯＳトランジスタ１９のソ
ースに接続し、前記データ保持ループの他方の接点に第
２のＮＭＯＳトランジスタ２０のソースを接続するもの
である。
【００２１】次に、上記構成によるメモリセルアレイの
動作について説明する。まず、Ｘアドレス信号１６ａ，
１６ｂによってワード８ａ〜８ｄの１本を選択し、Ｙア
ドレス信号１６ｃ，１６ｄによって、ビット線選択信号
１５ａ〜１５ｄのうちの１本を選択し、一対のビット線
９ａと９ｂ、９ｃと９ｄ、９ｅと９ｆ、９ｇと９ｈのう
ちの１つのビット線対と、一対のＩ／Ｏ線１３ａ，１３
ｂを接続状態にすることにより、メモリセルｍ１〜ｍ１
６のうちの選択した１つのメモリセルとのアクセスが可
能となる。
動作について説明する。まず、Ｘアドレス信号１６ａ，
１６ｂによってワード８ａ〜８ｄの１本を選択し、Ｙア
ドレス信号１６ｃ，１６ｄによって、ビット線選択信号
１５ａ〜１５ｄのうちの１本を選択し、一対のビット線
９ａと９ｂ、９ｃと９ｄ、９ｅと９ｆ、９ｇと９ｈのう
ちの１つのビット線対と、一対のＩ／Ｏ線１３ａ，１３
ｂを接続状態にすることにより、メモリセルｍ１〜ｍ１
６のうちの選択した１つのメモリセルとのアクセスが可
能となる。
【００２２】図１９は従来のメモリセルを用いて構成し
たＲＡＭの平面図であり、特に図１９（ａ）はデータＩ
／Ｏポート２３ａがメモリセルアレイ２２ａのＸ方向の
一方端に配置されたＲＡＭであり、図１９（ｂ）はデー
タＩ／Ｏポート２３ｂがメモリセルアレイ２２ｂのＸ方
向の他方端に配置されたＲＡＭである。なお、２４ａ，
２４ｂはＸデコーダである。また、ビット線を選択する
Ｙデコーダは、データＩ／Ｏポート２３ａ，２３ｂに含
まれる。
たＲＡＭの平面図であり、特に図１９（ａ）はデータＩ
／Ｏポート２３ａがメモリセルアレイ２２ａのＸ方向の
一方端に配置されたＲＡＭであり、図１９（ｂ）はデー
タＩ／Ｏポート２３ｂがメモリセルアレイ２２ｂのＸ方
向の他方端に配置されたＲＡＭである。なお、２４ａ，
２４ｂはＸデコーダである。また、ビット線を選択する
Ｙデコーダは、データＩ／Ｏポート２３ａ，２３ｂに含
まれる。
【００２３】この構成によるＲＡＭでは、ビット線はメ
モリセル内をＸ方向に配置され、ワード線はＹ方向に配
置されていることから、データＩ／ＯポートをＲＡＭの
Ｘ方向のどちらか一方の端に配置し、デコーダをＹ方向
のどちらか一方の端に配置した方が面積が小さくてす
む。
モリセル内をＸ方向に配置され、ワード線はＹ方向に配
置されていることから、データＩ／ＯポートをＲＡＭの
Ｘ方向のどちらか一方の端に配置し、デコーダをＹ方向
のどちらか一方の端に配置した方が面積が小さくてす
む。
【００２４】逆に、データＩ／ＯポートをＹ方向のどち
らか一方の端に配置し、ＸデコーダをＸ方向のどちらか
一方の端に配置すると、配線領域を多く必要とし、面積
が増大するばかりか、配線長が長くなり、結果としてア
クセス時間が遅くなり、好ましくない。
らか一方の端に配置し、ＸデコーダをＸ方向のどちらか
一方の端に配置すると、配線領域を多く必要とし、面積
が増大するばかりか、配線長が長くなり、結果としてア
クセス時間が遅くなり、好ましくない。
【００２５】図２０は図１９に示すＲＡＭを搭載した半
導体チップを示す平面図である。同図において、２５は
ランダムロジック回路である。通常、ＲＡＭ等のハード
マクロセルは、半導体チップ１の複数のベーシックセル
段３の領域内の周辺部分に配置され、ランダムロジック
回路２５は、前記複数のベーシックセル段３の領域内の
中央部に位置されたほうが、チップ面積の使用効率が良
くなる。
導体チップを示す平面図である。同図において、２５は
ランダムロジック回路である。通常、ＲＡＭ等のハード
マクロセルは、半導体チップ１の複数のベーシックセル
段３の領域内の周辺部分に配置され、ランダムロジック
回路２５は、前記複数のベーシックセル段３の領域内の
中央部に位置されたほうが、チップ面積の使用効率が良
くなる。
【００２６】従来のメモリセルを用いて構成した上記Ｒ
ＡＭは、ベーシックセル段３の領域内のＸ方向両端部分
に配置され、それぞれのＲＡＭのデータＩ／Ｏポート
は、ランダムロジック回路２５とアクセスしやすくする
ため、半導体チップ１の中央部側の向きに配置される。
ＡＭは、ベーシックセル段３の領域内のＸ方向両端部分
に配置され、それぞれのＲＡＭのデータＩ／Ｏポート
は、ランダムロジック回路２５とアクセスしやすくする
ため、半導体チップ１の中央部側の向きに配置される。
【００２７】
【発明が解決しようとする課題】しかしながら、上記構
成の半導体集積回路装置では、Ｉ／Ｏポート位置の異な
るＲＡＭにおいては、ベーシックセル段の特徴からＹ軸
に対して反転することが不可能であるため、Ｉ／Ｏポー
トの位置が異なるごとに別個に設計する必要があるとい
う問題点があった。
成の半導体集積回路装置では、Ｉ／Ｏポート位置の異な
るＲＡＭにおいては、ベーシックセル段の特徴からＹ軸
に対して反転することが不可能であるため、Ｉ／Ｏポー
トの位置が異なるごとに別個に設計する必要があるとい
う問題点があった。
【００２８】本発明は、上記の問題点を解決するために
なされたものであり、ベーシックセル段の形状がＹ軸に
対して非対称であり、Ｙ方向に隣接する複数のベーシッ
クセル段がＸ軸に対して対称となるベーシックセル段を
有するＲＡＭにおいて、データ入出力ポートの位置が異
なるＲＡＭを容易に設計できると共に、高速なアクセス
ができることを可能とした半導体集積回路装置を提供す
ることを目的としている。
なされたものであり、ベーシックセル段の形状がＹ軸に
対して非対称であり、Ｙ方向に隣接する複数のベーシッ
クセル段がＸ軸に対して対称となるベーシックセル段を
有するＲＡＭにおいて、データ入出力ポートの位置が異
なるＲＡＭを容易に設計できると共に、高速なアクセス
ができることを可能とした半導体集積回路装置を提供す
ることを目的としている。
【００２９】
【課題を解決するための手段】本発明に係る半導体集積
回路装置は、第１と第２のインバータの互いの入出力を
接続してデータ保持ループを構成し、このデータ保持ル
ープの一方の接点に第１のＭＯＳトランジスタのソース
を接続し、この第１のＭＯＳトランジスタのドレインを
第１のビット線に接続し、前記データ保持ループの他方
の接点に第２のＭＯＳトランジスタのソースを接続し、
この第２のＭＯＳトランジスタのドレインを第２のビッ
ト線に接続してメモリセルを構成する。
回路装置は、第１と第２のインバータの互いの入出力を
接続してデータ保持ループを構成し、このデータ保持ル
ープの一方の接点に第１のＭＯＳトランジスタのソース
を接続し、この第１のＭＯＳトランジスタのドレインを
第１のビット線に接続し、前記データ保持ループの他方
の接点に第２のＭＯＳトランジスタのソースを接続し、
この第２のＭＯＳトランジスタのドレインを第２のビッ
ト線に接続してメモリセルを構成する。
【００３０】そして、前記メモリセルをＸ方向にｎ個並
べ、奇数番目のメモリセルの前記第１、第２のＭＯＳト
ランジスタのゲートに第１のワード線を接続し、偶数番
目のメモリセルの前記第１、第２のＭＯＳトランジスタ
のゲートに第２のワード線を接続し、Ｘ方向に互いに隣
接する奇数番目のメモリセルの第２のビット線と偶数番
目のメモリセルの第１のビット線を共有するようにｎ＋
１本のビット線を有し、前記第１、第２のワード線をＸ
方向に配線し、前記ｎ＋１本のビット線をＹ方向に配線
して、メモリアレイ１行を構成するものである。
べ、奇数番目のメモリセルの前記第１、第２のＭＯＳト
ランジスタのゲートに第１のワード線を接続し、偶数番
目のメモリセルの前記第１、第２のＭＯＳトランジスタ
のゲートに第２のワード線を接続し、Ｘ方向に互いに隣
接する奇数番目のメモリセルの第２のビット線と偶数番
目のメモリセルの第１のビット線を共有するようにｎ＋
１本のビット線を有し、前記第１、第２のワード線をＸ
方向に配線し、前記ｎ＋１本のビット線をＹ方向に配線
して、メモリアレイ１行を構成するものである。
【００３１】
【作用】本発明はビット線がＹ方向に配線されているた
めに、データＩ／ＯポートをＹ方向一方端に面積の増大
や配線長の長大なしに配置することができ、Ｘ軸に対し
て反転することによってＹ方向他方端にデータＩ／Ｏポ
ートが配置されたＲＡＭを容易に得ることができる。
めに、データＩ／ＯポートをＹ方向一方端に面積の増大
や配線長の長大なしに配置することができ、Ｘ軸に対し
て反転することによってＹ方向他方端にデータＩ／Ｏポ
ートが配置されたＲＡＭを容易に得ることができる。
【００３２】
【実施例】図１は本発明に係る半導体集積回路装置の一
実施例を示す回路図であり、特にメモリセルアレイを示
し、図２は図１に示すメモリセルアレイの平面図であ
る。同図において、３０ａ〜３０ｈはそれぞれゲート３
０ａ１〜３０ｈ１を有するＰＭＯＳトランジスタ、３１
ａ〜３１ｐはそれぞれゲート３１ａ１〜３１ｐ１を有す
るＮＭＯＳトランジスタ、３２ａは第１のワード線、３
２ｂは第２のワード線、３３ａ〜３３ｅはビット線、３
４ａは電源線、３４ｂは接地線である。また、３５はＰ
型拡散領域、３６はＮ型拡散領域である。
実施例を示す回路図であり、特にメモリセルアレイを示
し、図２は図１に示すメモリセルアレイの平面図であ
る。同図において、３０ａ〜３０ｈはそれぞれゲート３
０ａ１〜３０ｈ１を有するＰＭＯＳトランジスタ、３１
ａ〜３１ｐはそれぞれゲート３１ａ１〜３１ｐ１を有す
るＮＭＯＳトランジスタ、３２ａは第１のワード線、３
２ｂは第２のワード線、３３ａ〜３３ｅはビット線、３
４ａは電源線、３４ｂは接地線である。また、３５はＰ
型拡散領域、３６はＮ型拡散領域である。
【００３３】また、上記ＰＭＯＳトランジスタ３０ａお
よび３０ｂ、ＮＭＯＳトランジスタ３１ａ、３１ｂ、３
１ｉおよび３１ｊにより第１のメモリセルを構成し、Ｐ
ＭＯＳトランジスタ３０ｃおよび３０ｄ、ＮＭＯＳトラ
ンジスタ３１ｃ、３１ｄ、３１ｋおよび３１ｌにより第
２のメモリセルを構成し、ＰＭＯＳトランジスタ３０ｅ
および３０ｆ、ＮＭＯＳトランジスタ３１ｅ、３１ｆ、
３１ｍおよび３１ｎにより第３のメモリセルを構成す
る。
よび３０ｂ、ＮＭＯＳトランジスタ３１ａ、３１ｂ、３
１ｉおよび３１ｊにより第１のメモリセルを構成し、Ｐ
ＭＯＳトランジスタ３０ｃおよび３０ｄ、ＮＭＯＳトラ
ンジスタ３１ｃ、３１ｄ、３１ｋおよび３１ｌにより第
２のメモリセルを構成し、ＰＭＯＳトランジスタ３０ｅ
および３０ｆ、ＮＭＯＳトランジスタ３１ｅ、３１ｆ、
３１ｍおよび３１ｎにより第３のメモリセルを構成す
る。
【００３４】ＰＭＯＳトランジスタ３０ｇおよび３０
ｈ、ＮＭＯＳトランジスタ３１ｇ、３１ｈ、３１ｏおよ
び３１ｐにより第４のメモリセルを構成する。また、Ｎ
ＭＯＳトランジスタ３１ｉのゲートとＮＭＯＳトランジ
スタ３１ｊのゲートを接続したのちワード線３２ａに接
続する。ＮＭＯＳトランジスタ３１ｋのゲートとＮＭＯ
Ｓトランジスタ３１ｌのゲートを接続したのちワード線
３２ｂに接続する。ＮＭＯＳトランジスタ３１ｍのゲー
トとＮＭＯＳトランジスタ３１ｆのゲートを接続したの
ちワード線３２ａに接続する。
ｈ、ＮＭＯＳトランジスタ３１ｇ、３１ｈ、３１ｏおよ
び３１ｐにより第４のメモリセルを構成する。また、Ｎ
ＭＯＳトランジスタ３１ｉのゲートとＮＭＯＳトランジ
スタ３１ｊのゲートを接続したのちワード線３２ａに接
続する。ＮＭＯＳトランジスタ３１ｋのゲートとＮＭＯ
Ｓトランジスタ３１ｌのゲートを接続したのちワード線
３２ｂに接続する。ＮＭＯＳトランジスタ３１ｍのゲー
トとＮＭＯＳトランジスタ３１ｆのゲートを接続したの
ちワード線３２ａに接続する。
【００３５】ＮＭＯＳトランジスタ３１ｏのゲートとＮ
ＭＯＳトランジスタ３１ｐのゲートを接続したのち、ワ
ード線３２ｂに接続する。また、ＮＭＯＳトランジスタ
３１ｉのドレインが第１のビット線３３ａに接続し、Ｎ
ＭＯＳトランジスタ３３ｊのドレインとＮＭＯＳトラン
ジスタ３１ｋのドレインを接続したのち第２のビット線
３３ｂに接続する。ＮＭＯＳトランジスタ３１ｌのドレ
インとＮＭＯＳトランジスタ３１ｍのドレインを接続し
たのち第３のビット線３３ｃに接続する。
ＭＯＳトランジスタ３１ｐのゲートを接続したのち、ワ
ード線３２ｂに接続する。また、ＮＭＯＳトランジスタ
３１ｉのドレインが第１のビット線３３ａに接続し、Ｎ
ＭＯＳトランジスタ３３ｊのドレインとＮＭＯＳトラン
ジスタ３１ｋのドレインを接続したのち第２のビット線
３３ｂに接続する。ＮＭＯＳトランジスタ３１ｌのドレ
インとＮＭＯＳトランジスタ３１ｍのドレインを接続し
たのち第３のビット線３３ｃに接続する。
【００３６】ＮＭＯＳトランジスタ３１ｎのドレインと
ＮＭＯＳトランジスタ３１ｏのドレインを接続したのち
第４のビット線３３ｄに接続する。ＮＭＯＳトランジス
タ３１ｐのドレインを第５のビット線３３ｅに接続す
る。このように接続することにより、メモリセル４個か
らなるメモリセルアレイ１行を構成することができる。
そして、ｎａとｎｂ、ｎｃとｎｄ、ｎｅとｎｆ、ｎｇと
ｎｈは、それぞれ第１メモリセル〜第４メモリセルを構
成するデータ保持ループの一方の接点と他方の接点を示
す。
ＮＭＯＳトランジスタ３１ｏのドレインを接続したのち
第４のビット線３３ｄに接続する。ＮＭＯＳトランジス
タ３１ｐのドレインを第５のビット線３３ｅに接続す
る。このように接続することにより、メモリセル４個か
らなるメモリセルアレイ１行を構成することができる。
そして、ｎａとｎｂ、ｎｃとｎｄ、ｎｅとｎｆ、ｎｇと
ｎｈは、それぞれ第１メモリセル〜第４メモリセルを構
成するデータ保持ループの一方の接点と他方の接点を示
す。
【００３７】次に、上記構成によるメモリセルアレイの
動作について説明する。まず、第１のワード線３２ａと
第２のワード線３２ｂのうちの第１のワード線３２ａが
選択され、Ｈレベルになると、選択された第１のワード
線３２ａにゲートが接続されているＮＭＯＳトランジス
タペア３１ｉと３１ｊ、３１ｍと３１ｎはオン状態にな
る。
動作について説明する。まず、第１のワード線３２ａと
第２のワード線３２ｂのうちの第１のワード線３２ａが
選択され、Ｈレベルになると、選択された第１のワード
線３２ａにゲートが接続されているＮＭＯＳトランジス
タペア３１ｉと３１ｊ、３１ｍと３１ｎはオン状態にな
る。
【００３８】そして、第１のメモリセルを構成するデー
タ保持ループの接点ｎａと接点ｎｂが、それぞれビット
線３３ａ，３３ｂと接続状態になり、第３のメモリセル
を構成するデータ保持ループの接点ｎｅと接点ｎｆが、
それぞれビット線３３ｃ，３３ｄと接続状態になる。
タ保持ループの接点ｎａと接点ｎｂが、それぞれビット
線３３ａ，３３ｂと接続状態になり、第３のメモリセル
を構成するデータ保持ループの接点ｎｅと接点ｎｆが、
それぞれビット線３３ｃ，３３ｄと接続状態になる。
【００３９】また、選択されていない第２のワード線３
２ｂは、Ｌレベルであり、対応するＮＭＯＳトランジス
タペア３１ｋ、３１ｌ、３１ｏ、３１ｐはオフ状態であ
り、ビット線３３ｂ、３３ｃと第２のメモリセルを構成
するデータ保持ループの接点ｎｃ、ｎｄ、およびビット
線３３ｄ、３３ｅと第４のメモリセルを構成するデータ
保持ループの接点ｎｇ、ｎｈはそれぞれ非接続状態であ
る。
２ｂは、Ｌレベルであり、対応するＮＭＯＳトランジス
タペア３１ｋ、３１ｌ、３１ｏ、３１ｐはオフ状態であ
り、ビット線３３ｂ、３３ｃと第２のメモリセルを構成
するデータ保持ループの接点ｎｃ、ｎｄ、およびビット
線３３ｄ、３３ｅと第４のメモリセルを構成するデータ
保持ループの接点ｎｇ、ｎｈはそれぞれ非接続状態であ
る。
【００４０】最初に、ビット線３３ａ〜３３ｅは、全て
Ｈレベルにプリチャージされており、第１のワード線３
２ａが立ち上がることによって、対応するＭＯＳトラン
ジスタを介してビット線３３ａは接点ｎａの電位に、ビ
ット線３３ｂは接点ｎｂの電位になり、ビット線３３ｃ
は接点ｎｅの電位に、ビット線３３ｄは接点ｎｆの電位
になる。
Ｈレベルにプリチャージされており、第１のワード線３
２ａが立ち上がることによって、対応するＭＯＳトラン
ジスタを介してビット線３３ａは接点ｎａの電位に、ビ
ット線３３ｂは接点ｎｂの電位になり、ビット線３３ｃ
は接点ｎｅの電位に、ビット線３３ｄは接点ｎｆの電位
になる。
【００４１】接点ｎａとｎｂ、接点ｎｅとｎｆの電位は
相補的な関係にあることから、一方はＨレベル、他方は
Ｌレベルであり、ビット線３３ａ、３３ｂのどちらか一
方、およびビット線３３ｃ、３３ｄのどちらか一方の電
位がＬレベルに落ちてくる。このビット線３３ａ、３３
ｂの電位差、およびビット線３３ｃ、３３ｄの電位差を
図示しない高感度なセンスアンプで受けることによっ
て、データの読みだしが行われる。
相補的な関係にあることから、一方はＨレベル、他方は
Ｌレベルであり、ビット線３３ａ、３３ｂのどちらか一
方、およびビット線３３ｃ、３３ｄのどちらか一方の電
位がＬレベルに落ちてくる。このビット線３３ａ、３３
ｂの電位差、およびビット線３３ｃ、３３ｄの電位差を
図示しない高感度なセンスアンプで受けることによっ
て、データの読みだしが行われる。
【００４２】一方、書き込みの場合は、図示しないビッ
ト線に接続した強力なドライバで、ＮＭＯＳトランジス
タ３１ｉ、３１ｊおよび３１ｍ、３１ｎを介してデータ
保持ループの接点ｎａとｎｂ、および接点ｎｅとｎｆに
データを書き込む。
ト線に接続した強力なドライバで、ＮＭＯＳトランジス
タ３１ｉ、３１ｊおよび３１ｍ、３１ｎを介してデータ
保持ループの接点ｎａとｎｂ、および接点ｎｅとｎｆに
データを書き込む。
【００４３】次に、第２のワード線３２ｂが選択された
場合について説明する。この第２のワード線３２ｂが選
択されてＨレベルになると、この第２のワード線３２ｂ
にゲートが接続されているＮＭＯＳトランジスタペア３
１ｋと３１ｌ、３０ｏと３１ｐはオン状態になり、第２
のメモリセルを構成するデータ保持ループの接点ｎｃと
ｎｄが、それぞれビット線３３ｂ、３３ｃと接続状態に
なり、第４のメモリセルを構成するデータ保持ループの
接点ｎｇとｎｈが、それぞれビット線３３ｄ、３３ｅと
接続状態になる。
場合について説明する。この第２のワード線３２ｂが選
択されてＨレベルになると、この第２のワード線３２ｂ
にゲートが接続されているＮＭＯＳトランジスタペア３
１ｋと３１ｌ、３０ｏと３１ｐはオン状態になり、第２
のメモリセルを構成するデータ保持ループの接点ｎｃと
ｎｄが、それぞれビット線３３ｂ、３３ｃと接続状態に
なり、第４のメモリセルを構成するデータ保持ループの
接点ｎｇとｎｈが、それぞれビット線３３ｄ、３３ｅと
接続状態になる。
【００４４】選択されていない第２のワード線３２ａ
は、Ｌレベルであり、対応するＮＭＯＳトランジスタペ
ア３１ｉと３１ｊ、３１ｍと３１ｎはオフ状態で、ビッ
ト線３３ａ、３３ｂと接点ｎａ、ｎｂおよびビット線３
３ｃ、３３ｄと接点ｎｅ、ｎｆはそれぞれ非接続状態で
ある。
は、Ｌレベルであり、対応するＮＭＯＳトランジスタペ
ア３１ｉと３１ｊ、３１ｍと３１ｎはオフ状態で、ビッ
ト線３３ａ、３３ｂと接点ｎａ、ｎｂおよびビット線３
３ｃ、３３ｄと接点ｎｅ、ｎｆはそれぞれ非接続状態で
ある。
【００４５】ワード線３２ｂが立ち上がることによっ
て、対応するＮＭＯＳトランジスタを介してビット線３
３ｂは接点ｎｃの電位に、ビット線３３ｃは接点ｎｄの
電位になり、ビット線３３ｄは接点ｎｇの電位になり、
ビット線３３ｅは接点ｎｈの電位になる。
て、対応するＮＭＯＳトランジスタを介してビット線３
３ｂは接点ｎｃの電位に、ビット線３３ｃは接点ｎｄの
電位になり、ビット線３３ｄは接点ｎｇの電位になり、
ビット線３３ｅは接点ｎｈの電位になる。
【００４６】接点ｎｃと接点ｎｄの電位、および接点ｎ
ｇと接点ｎｈの電位は相補的な関係にあることから、一
方はＨレベル、他方はＬレベルであり、ビット線３３
ｂ、３３ｃのどちらか一方、およびビット線３３ｄ、３
３ｅのどちらか一方の電位がＬレベルに落ちてくる。
ｇと接点ｎｈの電位は相補的な関係にあることから、一
方はＨレベル、他方はＬレベルであり、ビット線３３
ｂ、３３ｃのどちらか一方、およびビット線３３ｄ、３
３ｅのどちらか一方の電位がＬレベルに落ちてくる。
【００４７】このビット線３３ｂ、３３ｃの電位差およ
びビット線３３ｄ、３３ｅの電位差を図示しない高感度
なセンスアンプで受けることによってデータの読みだし
が行われる。一方、書き込みの場合、図示しないビット
線に接続した強力なドライバでＮＭＯＳトランジスタ３
１ｋ、３１ｌおよび３１ｏ、３１ｐを介してデータ保持
ループの接点ｎｃとｎｄ、および接点ｎｇとｎｈにデー
タを書き込む。
びビット線３３ｄ、３３ｅの電位差を図示しない高感度
なセンスアンプで受けることによってデータの読みだし
が行われる。一方、書き込みの場合、図示しないビット
線に接続した強力なドライバでＮＭＯＳトランジスタ３
１ｋ、３１ｌおよび３１ｏ、３１ｐを介してデータ保持
ループの接点ｎｃとｎｄ、および接点ｎｇとｎｈにデー
タを書き込む。
【００４８】上述のように、ワード線を３２ａ、３２ｂ
の２本を同一セル段内にＸ方向に配線することにより、
Ｘ方向に隣接するメモリセルが同時に選択されないよう
にし、共有するビット線が同時にアクセスされないよう
にしている。すなわち、ワード線３２ａが選択された場
合は、ビット線ペア３３ａと３３ｂ、３３ｃと３３ｄが
選択され、それぞれ第１のメモリセルおよび第３のメモ
リセルとのアクセスが可能となる。
の２本を同一セル段内にＸ方向に配線することにより、
Ｘ方向に隣接するメモリセルが同時に選択されないよう
にし、共有するビット線が同時にアクセスされないよう
にしている。すなわち、ワード線３２ａが選択された場
合は、ビット線ペア３３ａと３３ｂ、３３ｃと３３ｄが
選択され、それぞれ第１のメモリセルおよび第３のメモ
リセルとのアクセスが可能となる。
【００４９】一方、ワード線３２ｂが選択された場合、
ビット線ペア３３ｂと３３ｃ、３３ｄと３３ｅが選択さ
れ、それぞれ第２のメモリセルおよび第４のメモリセル
とのアクセスが可能となる。
ビット線ペア３３ｂと３３ｃ、３３ｄと３３ｅが選択さ
れ、それぞれ第２のメモリセルおよび第４のメモリセル
とのアクセスが可能となる。
【００５０】図３は本発明に係る半導体集積回路装置の
他の実施例を示すブロック図であり、特に図１のメモリ
セルをマトリックス状に配置してメモリセルアレイの構
成を示す回路図である。同図において、ｍ２１〜ｍ３６
はそれぞれベーシックセル段のＰＭＯＳトランジスタお
よびＮＭＯＳトランジスタで構成される第１インバータ
３７および第２インバータ３８と第１のＮＭＯＳトラン
ジスタ３９および第２ＮＭＯＳトランジスタ４０を有す
るメモリセルである。
他の実施例を示すブロック図であり、特に図１のメモリ
セルをマトリックス状に配置してメモリセルアレイの構
成を示す回路図である。同図において、ｍ２１〜ｍ３６
はそれぞれベーシックセル段のＰＭＯＳトランジスタお
よびＮＭＯＳトランジスタで構成される第１インバータ
３７および第２インバータ３８と第１のＮＭＯＳトラン
ジスタ３９および第２ＮＭＯＳトランジスタ４０を有す
るメモリセルである。
【００５１】この第１のインバータ３７の出力を第２の
インバータ３８の入力に接続し、第２のインバータ３８
の出力を第１のインバータ３７の入力に接続してデータ
保持ループを構成し、このデータ保持ループの一方の接
点に第１のＮＭＯＳトランジスタ３９のソースを接続
し、前記データ保持ループの他方の接点に第２のＮＭＯ
Ｓトランジスタ４０のソースを接続するものである。
インバータ３８の入力に接続し、第２のインバータ３８
の出力を第１のインバータ３７の入力に接続してデータ
保持ループを構成し、このデータ保持ループの一方の接
点に第１のＮＭＯＳトランジスタ３９のソースを接続
し、前記データ保持ループの他方の接点に第２のＮＭＯ
Ｓトランジスタ４０のソースを接続するものである。
【００５２】３２ｃ〜３２ｈはビット線、４１ａおよび
４１ｂはＩ／Ｏ線、４２ａおよび４２ｂは、それぞれバ
イナリイデコーダで構成したＸデコーダおよびＹデコー
ダ、４３ａ〜４３ｈはビット線とＩ／Ｏ線を接続するＮ
ＭＯＳトランジスタ、４４ａ〜４４ｄはビット線選択信
号、４５ａおよび４５ｂはＸアドレス信号、４５ｃおよ
び４５ｄはＹアドレス信号である。
４１ｂはＩ／Ｏ線、４２ａおよび４２ｂは、それぞれバ
イナリイデコーダで構成したＸデコーダおよびＹデコー
ダ、４３ａ〜４３ｈはビット線とＩ／Ｏ線を接続するＮ
ＭＯＳトランジスタ、４４ａ〜４４ｄはビット線選択信
号、４５ａおよび４５ｂはＸアドレス信号、４５ｃおよ
び４５ｄはＹアドレス信号である。
【００５３】次に、上記構成によるメモリセルアレイの
動作について説明する。まず、Ｘアドレス信号４５ａ、
４５ｂおよびＹアドレス信号の下位ビット４５ｄによっ
て、ワード線３２ａ〜３２ｈのうちの１本を選択し、Ｙ
アドレス信号４５ｃ、４５ｄによって、ビット線選択信
号４４ａ〜４４ｄのうちの１本を選択し、一対のビット
線３３ａと３３ｂ、３３ｂと３３ｃ、３３ｃと３３ｄ、
３３ｄと３３ｅのうちの１つのビット線対と、一対のＩ
／Ｏ線４１ａ、４１ｂを接続状態にする。
動作について説明する。まず、Ｘアドレス信号４５ａ、
４５ｂおよびＹアドレス信号の下位ビット４５ｄによっ
て、ワード線３２ａ〜３２ｈのうちの１本を選択し、Ｙ
アドレス信号４５ｃ、４５ｄによって、ビット線選択信
号４４ａ〜４４ｄのうちの１本を選択し、一対のビット
線３３ａと３３ｂ、３３ｂと３３ｃ、３３ｃと３３ｄ、
３３ｄと３３ｅのうちの１つのビット線対と、一対のＩ
／Ｏ線４１ａ、４１ｂを接続状態にする。
【００５４】このため、メモリセルｍ２１〜ｍ３６のう
ちの選択した１つのメモリセルとのアクセスが可能とな
る。Ｙアドレス信号の最下位ビットをＸデコーダの最下
位ビットに割り当てることにより、ビット線４４ａまた
は４４ｃが選択されたときは、ワード線３２ｂ、３２
ｄ、３２ｆ、３２ｈのうちの１本を選択し、ビット線４
４ｂまたは４４ｃが選択されたときは、ワード線３２
ａ、３２ｃ、３２ｅ、３２ｇのうちの１本を選択するこ
とができる。
ちの選択した１つのメモリセルとのアクセスが可能とな
る。Ｙアドレス信号の最下位ビットをＸデコーダの最下
位ビットに割り当てることにより、ビット線４４ａまた
は４４ｃが選択されたときは、ワード線３２ｂ、３２
ｄ、３２ｆ、３２ｈのうちの１本を選択し、ビット線４
４ｂまたは４４ｃが選択されたときは、ワード線３２
ａ、３２ｃ、３２ｅ、３２ｇのうちの１本を選択するこ
とができる。
【００５５】なお、この実施例では、メモリセルをＸ方
向に４個、Ｙ方向に４個マトリックス状に配列してメモ
リセルアレイを構成した場合を示したが、Ｘ方向にｎ
個、Ｙ方向にｍ個マトリックス状に配列したメモリアレ
イについても同様に動作することはもちろんである。
向に４個、Ｙ方向に４個マトリックス状に配列してメモ
リセルアレイを構成した場合を示したが、Ｘ方向にｎ
個、Ｙ方向にｍ個マトリックス状に配列したメモリアレ
イについても同様に動作することはもちろんである。
【００５６】図４は本発明に係る半導体集積回路装置の
更に他の実施例を示すブロック図であり、図１のメモリ
セルをマトリックス状に配置してメモリセルアレイの構
成を示す回路図である。同図において、４６はその詳細
な回路を図５に示すように、アドレス信号４５ｃ、４５
ｄによって、一対のビット線選択信号４７ａと４７ｂ、
４７ｂと４７ｃ、４７ｃと４７ｄ、４７ｄと４７ｅのう
ちの１つを選択するＹデコーダである。
更に他の実施例を示すブロック図であり、図１のメモリ
セルをマトリックス状に配置してメモリセルアレイの構
成を示す回路図である。同図において、４６はその詳細
な回路を図５に示すように、アドレス信号４５ｃ、４５
ｄによって、一対のビット線選択信号４７ａと４７ｂ、
４７ｂと４７ｃ、４７ｃと４７ｄ、４７ｄと４７ｅのう
ちの１つを選択するＹデコーダである。
【００５７】４８ａ〜４８ｅはビット線３３ａ〜３３ｅ
を一対のＩ／Ｏ線４１ａ、４１ｂに交互に接続するよう
に動作するＭＯＳトランジスタである。なお、図５に示
すＹデコーダ４６において、４９はバイナリデコーダ、
５０ａ〜５０ｃはオア論理ゲートである。このバイナリ
デコーダ４９のデコード信号のうち、１本のみが選択さ
れてＨレベルとなり、オア論理ゲートによって、一対の
ビット線選択信号４７ａと４７ｂ、４７ｂと４７ｃ、４
７ｃと４７ｄ、４７ｄと４７ｅのうちのいずれかのペア
がＨレベルとなる。
を一対のＩ／Ｏ線４１ａ、４１ｂに交互に接続するよう
に動作するＭＯＳトランジスタである。なお、図５に示
すＹデコーダ４６において、４９はバイナリデコーダ、
５０ａ〜５０ｃはオア論理ゲートである。このバイナリ
デコーダ４９のデコード信号のうち、１本のみが選択さ
れてＨレベルとなり、オア論理ゲートによって、一対の
ビット線選択信号４７ａと４７ｂ、４７ｂと４７ｃ、４
７ｃと４７ｄ、４７ｄと４７ｅのうちのいずれかのペア
がＨレベルとなる。
【００５８】次に、上記構成によるメモリセルアレイの
動作について説明する。まず、Ｙアドレス信号の最下位
ビットをＸデコーダの最下位ビットに割り当てることに
より、ビット線４７ａまたは４７ｃが選択されたとき
は、ワード線３２ｂ、３２ｄ、３２ｆ、３２ｈのうちの
１本を選択し、ビット線４７ｂまたは４７ｃが選択され
たときは、ワード線３２ａ、３２ｃ、３２ｅ、３２ｇの
うちの１本を選択することにより、データＩ／Ｏ線１本
当たりにつくソースドレイン寄生容量を減らすことがで
きる。
動作について説明する。まず、Ｙアドレス信号の最下位
ビットをＸデコーダの最下位ビットに割り当てることに
より、ビット線４７ａまたは４７ｃが選択されたとき
は、ワード線３２ｂ、３２ｄ、３２ｆ、３２ｈのうちの
１本を選択し、ビット線４７ｂまたは４７ｃが選択され
たときは、ワード線３２ａ、３２ｃ、３２ｅ、３２ｇの
うちの１本を選択することにより、データＩ／Ｏ線１本
当たりにつくソースドレイン寄生容量を減らすことがで
きる。
【００５９】例えば、図３に示すデータＩ／Ｏ線４１ａ
には、４個分のソースドレイン寄生容量が付くが、この
実施例のデータＩ／Ｏ線４１ａでは、２個分のソースド
レイン寄生容量しか付かない。データＩ／Ｏ線の寄生容
量を減らすことによりアクセス時間を高速化することが
できる。
には、４個分のソースドレイン寄生容量が付くが、この
実施例のデータＩ／Ｏ線４１ａでは、２個分のソースド
レイン寄生容量しか付かない。データＩ／Ｏ線の寄生容
量を減らすことによりアクセス時間を高速化することが
できる。
【００６０】なお、この実施例では、メモリセルをＸ方
向に４個、Ｙ方向に４個マトリックス状に配列してメモ
リセルアレイを構成した場合を示したが、Ｘ方向にｎ
個、Ｙ方向にｍ個マトリックス状に配列したメモリセル
アレイについても同様に動作することはもちろんであ
る。
向に４個、Ｙ方向に４個マトリックス状に配列してメモ
リセルアレイを構成した場合を示したが、Ｘ方向にｎ
個、Ｙ方向にｍ個マトリックス状に配列したメモリセル
アレイについても同様に動作することはもちろんであ
る。
【００６１】図６は本発明に係る半導体集積回路装置の
更に他の実施例を示す回路図であり、特にメモリセルア
レイを示し、図７は図６に示すメモリセルアレイの平面
図である。同図において、５１ｉ〜５１ｐはＰＭＯＳト
ランジスタである。
更に他の実施例を示す回路図であり、特にメモリセルア
レイを示し、図７は図６に示すメモリセルアレイの平面
図である。同図において、５１ｉ〜５１ｐはＰＭＯＳト
ランジスタである。
【００６２】次に、上記構成によるメモリセルアレイの
動作については、図１，図２と同様に動作することはも
ちろんであるが、この実施例では、プリチャージレベル
を接地電位とし、ワード線が立ち下がることによって一
方のビット線がＨレベルに上がるものである。
動作については、図１，図２と同様に動作することはも
ちろんであるが、この実施例では、プリチャージレベル
を接地電位とし、ワード線が立ち下がることによって一
方のビット線がＨレベルに上がるものである。
【００６３】図８は本発明に係る半導体集積回路装置の
更に他の実施例を示す回路図であり、特にメモリセルを
Ｘ方向に４個、Ｙ方向に４個マトリックス状に配列して
メモリセルアレイを構成した場合を示す。同図におい
て、ｍ４１〜ｍ５６はそれぞれベーシックセル段のＰＭ
ＯＳトランジスタおよびＮＭＯＳトランジスタで構成さ
れる第１インバータ３７および第２インバータ３８と第
１のＰＭＯＳトランジスタ５２および第２のＰＭＯＳト
ランジスタ５３を有するメモリセルである。
更に他の実施例を示す回路図であり、特にメモリセルを
Ｘ方向に４個、Ｙ方向に４個マトリックス状に配列して
メモリセルアレイを構成した場合を示す。同図におい
て、ｍ４１〜ｍ５６はそれぞれベーシックセル段のＰＭ
ＯＳトランジスタおよびＮＭＯＳトランジスタで構成さ
れる第１インバータ３７および第２インバータ３８と第
１のＰＭＯＳトランジスタ５２および第２のＰＭＯＳト
ランジスタ５３を有するメモリセルである。
【００６４】この第１のインバータ３７の出力を第２の
インバータ３８の入力に接続し、第２のインバータ３８
の出力を第１のインバータ３７の入力に接続してデータ
保持ループを構成し、このデータ保持ループの一方の接
点に第１のＰＭＯＳトランジスタ５２のソースに接続
し、前記データ保持ループの他方の接点に第２のＰＭＯ
Ｓトランジスタ５３のソースに接続するものである。
インバータ３８の入力に接続し、第２のインバータ３８
の出力を第１のインバータ３７の入力に接続してデータ
保持ループを構成し、このデータ保持ループの一方の接
点に第１のＰＭＯＳトランジスタ５２のソースに接続
し、前記データ保持ループの他方の接点に第２のＰＭＯ
Ｓトランジスタ５３のソースに接続するものである。
【００６５】５４ａ〜５４ｈはビット線３３ａ〜３３ｅ
とＩ／Ｏ線４１ａ、４１ｂとを接続するためのＰＭＯＳ
トランジスタ、５５ａおよび５５ｂはそれぞれ反転信号
を出力するバイナリデコーダで構成するＸデコーダおよ
びＹデコーダである。なお、この構成によるメモリセル
アレイの動作については上記したと同様に動作すること
はもちろんである。
とＩ／Ｏ線４１ａ、４１ｂとを接続するためのＰＭＯＳ
トランジスタ、５５ａおよび５５ｂはそれぞれ反転信号
を出力するバイナリデコーダで構成するＸデコーダおよ
びＹデコーダである。なお、この構成によるメモリセル
アレイの動作については上記したと同様に動作すること
はもちろんである。
【００６６】また、この実施例では、メモリセルをＸ方
向に４個、Ｙ方向に４個マトリックス状に配列して、メ
モリセルアレイを構成した場合を示したが、Ｘ方向にｎ
個、Ｙ方向にｍ個マトリックス状に配列したメモリセル
アレイについても同様に動作することはもちろんであ
る。
向に４個、Ｙ方向に４個マトリックス状に配列して、メ
モリセルアレイを構成した場合を示したが、Ｘ方向にｎ
個、Ｙ方向にｍ個マトリックス状に配列したメモリセル
アレイについても同様に動作することはもちろんであ
る。
【００６７】図９は本発明に係る半導体集積回路装置の
更に他の実施例を示す回路図であり、特にメモリセルを
Ｘ方向に４個、Ｙ方向に４個マトリックス状に配列して
メモリセルアレイを構成した場合を示す。同図におい
て、５６はその詳細な回路を図１０に示すように、アド
レス信号４５ｃ、４５ｄによって、一対のビット線選択
信号４７ａと４７ｂ、４７ｂと４７ｃ、４７ｃと４７
ｄ、４７ｄと４７ｅのうちの１つを選択するＹデコーダ
である。
更に他の実施例を示す回路図であり、特にメモリセルを
Ｘ方向に４個、Ｙ方向に４個マトリックス状に配列して
メモリセルアレイを構成した場合を示す。同図におい
て、５６はその詳細な回路を図１０に示すように、アド
レス信号４５ｃ、４５ｄによって、一対のビット線選択
信号４７ａと４７ｂ、４７ｂと４７ｃ、４７ｃと４７
ｄ、４７ｄと４７ｅのうちの１つを選択するＹデコーダ
である。
【００６８】５７ａ〜５７ｅはビット線４７ａ〜４７ｅ
を一対のＩ／Ｏ線４１ａ、４１ｂに交互に接続するよう
に動作するＰＭＯＳトランジスタである。なお、図１０
に示すＹデコーダ５６において、５８はバイナリデコー
ダ、５９ａ〜５９ｃはアンド論理ゲートである。このバ
イナリデコーダ５８のデコード信号のうち、１本のみ選
択されてＬレベルとなり、アンド論理ゲートによって、
一対のビット線選択信号４７ａと４７ｂ、４７ｂと４７
ｃ、４７ｃと４７ｄ、４７ｄと４７ｅのうちのいずれか
のペアがＬレベルとなる。
を一対のＩ／Ｏ線４１ａ、４１ｂに交互に接続するよう
に動作するＰＭＯＳトランジスタである。なお、図１０
に示すＹデコーダ５６において、５８はバイナリデコー
ダ、５９ａ〜５９ｃはアンド論理ゲートである。このバ
イナリデコーダ５８のデコード信号のうち、１本のみ選
択されてＬレベルとなり、アンド論理ゲートによって、
一対のビット線選択信号４７ａと４７ｂ、４７ｂと４７
ｃ、４７ｃと４７ｄ、４７ｄと４７ｅのうちのいずれか
のペアがＬレベルとなる。
【００６９】この構成によるメモリセルアレイの動作に
ついては、上記と同様に動作することはもちろんである
が、Ｉ／Ｏ線４１ａ、４１ｂに付くソースドレイン容量
を減らすことができる。
ついては、上記と同様に動作することはもちろんである
が、Ｉ／Ｏ線４１ａ、４１ｂに付くソースドレイン容量
を減らすことができる。
【００７０】また、この実施例では、メモリセルをＸ方
向に４個、Ｙ方向に４個マトリックス状に配列して、メ
モリセルアレイを構成した場合を示したが、Ｘ方向にｎ
個、Ｙ方向にｍ個マトリックス状に配列したメモリセル
アレイについても同様に動作することはもちろんであ
る。
向に４個、Ｙ方向に４個マトリックス状に配列して、メ
モリセルアレイを構成した場合を示したが、Ｘ方向にｎ
個、Ｙ方向にｍ個マトリックス状に配列したメモリセル
アレイについても同様に動作することはもちろんであ
る。
【００７１】図１１は本発明のメモリセルを用いて構成
したＲＡＭを示す平面図であり、特に図１１（ａ）はＩ
／Ｏポートをメモリセルの下方に配置し、図１１（ｂ）
はＩ／Ｏポートをメモリセルの上方に配置した場合を示
す。同図において、６０はメモリセルアレイ、６１はア
ドレス信号をデコードして複数のワード線のうち、一本
のワード線を選択するＸデコーダ、６２ａおよび６２ｂ
はセンスアンプおよびビット線を選択するＹデコーダを
含むデータＩ／Ｏポートである。
したＲＡＭを示す平面図であり、特に図１１（ａ）はＩ
／Ｏポートをメモリセルの下方に配置し、図１１（ｂ）
はＩ／Ｏポートをメモリセルの上方に配置した場合を示
す。同図において、６０はメモリセルアレイ、６１はア
ドレス信号をデコードして複数のワード線のうち、一本
のワード線を選択するＸデコーダ、６２ａおよび６２ｂ
はセンスアンプおよびビット線を選択するＹデコーダを
含むデータＩ／Ｏポートである。
【００７２】この場合、ビット線はメモリセル６０内を
Ｙ方向に配置され、ワード線はＸ方向に配線されること
から、データＩ／Ｏポート６２ａ、６２ｂをＲＡＭ６０
のＹ方向の一方の端に配置し、Ｘデコーダ６１をＸ方向
の一方の端に配置した方が面積が小さくてすむ。
Ｙ方向に配置され、ワード線はＸ方向に配線されること
から、データＩ／Ｏポート６２ａ、６２ｂをＲＡＭ６０
のＹ方向の一方の端に配置し、Ｘデコーダ６１をＸ方向
の一方の端に配置した方が面積が小さくてすむ。
【００７３】図１２は図１１（ａ）および図１１（ｂ）
に示すデータＩ／Ｏポート位置の異なるＲＡＭを用いて
構成した半導体チップを示す平面図である。この例で
は、ＲＡＭ６０はベーシックセル段領域内のＹ方向両端
部分に配置され、それぞれのデータＩ／Ｏポート６２
ａ、６２ｂは、ランダムロジック回路２５とアクセスし
やすくするため、ＲＡＭ中央部側向きに配置される。
に示すデータＩ／Ｏポート位置の異なるＲＡＭを用いて
構成した半導体チップを示す平面図である。この例で
は、ＲＡＭ６０はベーシックセル段領域内のＹ方向両端
部分に配置され、それぞれのデータＩ／Ｏポート６２
ａ、６２ｂは、ランダムロジック回路２５とアクセスし
やすくするため、ＲＡＭ中央部側向きに配置される。
【００７４】この場合、Ｘ軸に対して反転可能であるた
め、データＩ／Ｏポートの位置がＹ方向の一方端にある
ＲＡＭをＸ軸に対して反転するだけ、データＩ／Ｏポー
トが他方端にあるＲＡＭを容易に設計することが可能で
ある。
め、データＩ／Ｏポートの位置がＹ方向の一方端にある
ＲＡＭをＸ軸に対して反転するだけ、データＩ／Ｏポー
トが他方端にあるＲＡＭを容易に設計することが可能で
ある。
【００７５】
【発明の効果】以上詳細に説明したように、本発明に係
る半導体集積回路装置によれば、ベーシックセル段の形
状がＹ軸に対して非対称であり、Ｙ方向に隣接する複数
のベーシックセル段がＸ軸に対して対称となるベーシッ
クセル段を有するＣＭＯＳゲートアレイにおいて、
（Ａ） ワード線をＸ方向に配線し、ビット線をＹ方向
に配線することによって、データＩ／ＯポートがＲＡＭ
のＹ方向の一方端または他方端に配置されるＲＡＭを容
易に設計することができること、（Ｂ） データＩ／Ｏ
ポートの位置が異なるＲＡＭの設計データを共有できる
ため、設計データ量が少なくてすむこと、（Ｃ） デー
タＩ／Ｏポートの位置が異なるＲＡＭを容易に設計でき
るため、半導体チップ上にＲＡＭを配置する際の制約を
緩和することができること、（Ｄ） Ｘ方向に隣接する
メモリセルの間に分離ゲートを挿入する必要がなく、高
集積化が期待でき、ＲＡＭの面積を小さくすることがで
きること、（Ｅ） Ｘ方向に隣接するメモリセルのビッ
ト線を共有し、ビット線選択回路を工夫することによっ
て、Ｉ／Ｏ線の負荷容量を減らすことができるため、高
速なアクセスができること、などの効果がある。
る半導体集積回路装置によれば、ベーシックセル段の形
状がＹ軸に対して非対称であり、Ｙ方向に隣接する複数
のベーシックセル段がＸ軸に対して対称となるベーシッ
クセル段を有するＣＭＯＳゲートアレイにおいて、
（Ａ） ワード線をＸ方向に配線し、ビット線をＹ方向
に配線することによって、データＩ／ＯポートがＲＡＭ
のＹ方向の一方端または他方端に配置されるＲＡＭを容
易に設計することができること、（Ｂ） データＩ／Ｏ
ポートの位置が異なるＲＡＭの設計データを共有できる
ため、設計データ量が少なくてすむこと、（Ｃ） デー
タＩ／Ｏポートの位置が異なるＲＡＭを容易に設計でき
るため、半導体チップ上にＲＡＭを配置する際の制約を
緩和することができること、（Ｄ） Ｘ方向に隣接する
メモリセルの間に分離ゲートを挿入する必要がなく、高
集積化が期待でき、ＲＡＭの面積を小さくすることがで
きること、（Ｅ） Ｘ方向に隣接するメモリセルのビッ
ト線を共有し、ビット線選択回路を工夫することによっ
て、Ｉ／Ｏ線の負荷容量を減らすことができるため、高
速なアクセスができること、などの効果がある。
【図１】本発明に係る半導体集積回路装置の一実施例を
示す回路図である。
示す回路図である。
【図２】図１のメモリセルアレイの平面図である。
【図３】本発明に係る半導体集積回路装置の他の実施例
を示すブロック図である。
を示すブロック図である。
【図４】本発明に係る半導体集積回路装置の更に他の実
施例を示すブロック図である。
施例を示すブロック図である。
【図５】図４のＹデコーダの詳細な回路図である。
【図６】本発明に係る半導体集積回路装置の更に他の実
施例を示す回路図である。
施例を示す回路図である。
【図７】図６に示すメモリセルアレイの平面図である。
【図８】本発明に係る半導体集積回路装置の更に他の実
施例を示す回路図である。
施例を示す回路図である。
【図９】本発明に係る半導体集積回路装置の更に他の実
施例を示す回路図である。
施例を示す回路図である。
【図１０】図９のＹデコーダの詳細な回路図である。
【図１１】本発明のメモリセルを用いて構成したＲＡＭ
を示す平面図である。
を示す平面図である。
【図１２】図１１（ａ）および図１１（ｂ）に示すデー
タＩ／Ｏポート位置の異なるＲＡＭを用いて構成した半
導体チップを示す平面図である。
タＩ／Ｏポート位置の異なるＲＡＭを用いて構成した半
導体チップを示す平面図である。
【図１３】従来の半導体集積回路装置を示す平面図であ
る。
る。
【図１４】図１３のベーシックセル段を示す平面図およ
びその等価回路を示す図である。
びその等価回路を示す図である。
【図１５】従来のベーシックセル段を複数個で構成した
平面図である。
平面図である。
【図１６】従来のベーシックセル段をもつゲートアレイ
で構成したメモリセルを示す回路図である。
で構成したメモリセルを示す回路図である。
【図１７】図１６に示すメモリセルの平面図である。
【図１８】従来のメモリセルアレイを構成した回路図で
ある。
ある。
【図１９】従来のメモリセルを用いて構成したＲＡＭを
示す平面図である。
示す平面図である。
【図２０】図１９に示すＲＡＭを搭載した半導体チップ
を示す平面図である。
を示す平面図である。
３０ａ〜３０ｈ ＰＭＯＳトランジスタ ３１ａ〜３１ｐ ＮＭＯＳトランジスタ ３２ａ，３２ｂ ワード線 ３３ａ〜３３ｅ ビット線 ３５ Ｐ型拡散領域 ３６ Ｎ型拡散領域 ３７，３８ インバータ ３９，４０ ＮＭＯＳトランジスタ ｍ２１〜ｍ３６ メモリセル ４１ａ，４１ｂ Ｉ／Ｏ線 ４２ａ Ｘデコーダ ４２ｂ，４６ Ｙデコーダ ４９ バイナリデコーダ ５０ａ〜５０ｃ オア論理ゲート ｍ４１〜ｍ５６ メモリセル ５５ａ，５５ｂ，５６ Ｙデコーダ ５８ バイナリデコーダ ５９ａ〜５９ｃ アンド論理ゲート ６０ メモリアレイ ６１ Ｘデコーダ ６２ａ，６２ｂ データＩ／Ｏポート
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/173 7827−5Ｊ
Claims (3)
- 【請求項１】 ＣＭＯＳゲートアレイを構成するベーシ
ックセル段の同一チャネルのトランジスタが直列接続さ
れる方向をＸ方向とし、Ｘ方向に垂直な方向をＹ方向と
し、ベーシックセル段の形状がＹ軸に対して非対称であ
り、Ｙ方向に隣接する複数のベーシックセル段がＸ軸に
対して対称となるベーシックセル段を有し、 ベーシックセル段のＰＭＯＳトランジスタ及びＮＭＯＳ
トランジスタで構成される第１、第２のインバータと、
第１、第２のＭＯＳトランジスタを有し、 第１のインバータの出力を第２のインバータの入力に接
続し、第２のインバータの出力を第１のインバータの入
力に接続してデータ保持ループを構成し、このデータ保
持ループの一方の接点に第１のＭＯＳトランジスタのソ
ースを接続し、この第１のＭＯＳトランジスタのドレイ
ンを第１のビット線に接続し、前記データ保持ループの
他方の接点に第２のＭＯＳトランジスタのソースを接続
し、この第２のＭＯＳトランジスタのドレインを第２の
ビット線に接続してメモリセルを構成し、 前記メモリセルをＸ方向にｎ個並べ、奇数番目のメモリ
セルの前記第１、第２のＭＯＳトランジスタのゲートに
第１のワード線を接続し、偶数番目のメモリセルの前記
第１、第２のＭＯＳトランジスタのゲートに第２のワー
ド線を接続し、Ｘ方向に互いに隣接する奇数番目のメモ
リセルの第２のビット線と偶数番目のメモリセルの第１
のビット線を共有するようにｎ＋１本のビット線を有
し、 前記第１、第２のワード線をＸ方向に配線し、前記ｎ＋
１本のビット線をＹ方向に配線し、 ＲＡＭのメモリセルアレイ１行を上記Ｘ方向に並んだｎ
個のメモリセルで構成したことを特徴とする半導体集積
回路装置。 - 【請求項２】 第１のインバータの出力を第２のインバ
ータの入力に接続し、第２のインバータの出力を第１の
インバータの入力に接続してデータ保持ループを構成
し、このデータ保持ループの一方の接点に第１のＭＯＳ
トランジスタのソースを接続し、この第１のＭＯＳトラ
ンジスタのドレインを第１のビット線に接続し、前記デ
ータ保持ループの他方の接点に第２のＭＯＳトランジス
タのソースを接続し、この第２のＭＯＳトランジスタの
ドレインを第２のビット線に接続して構成したメモリセ
ルを有する半導体集積回路装置において、 前記メモリセルをＸ方向にｎ個並べ、奇数番目のメモリ
セルの前記第１、第２のＭＯＳトランジスタのゲートに
第１のワード線を接続し、偶数番目のメモリセルの前記
第１、第２のＭＯＳトランジスタのゲートに第２のワー
ド線を接続し、Ｘ方向に互いに隣接する奇数番目のメモ
リセルの第２のビット線と偶数番目のメモリセルの第１
のビット線を共有するようにｎ＋１本のビット線を有
し、更にＹ方向に前記メモリセルをｍ個並べてマトリク
ス状にメモリセルアレイを構成し、 メモリセルの選択に際して、Ｘデコード信号によりこの
選択するメモリセルのワード線を選択し、各メモリセル
の両側のビット線と一対のＩ／Ｏ線を接続する一対のＭ
ＯＳトランジスタのゲートを共通に接続してＹデコード
信号を与えることにより、この選択されたメモリセルの
両側のビット線と一対のＩ／Ｏ線を接続することを特徴
とする半導体集積回路装置。 - 【請求項３】 第１のインバータの出力を第２のインバ
ータの入力に接続し、第２のインバータの出力を第１の
インバータの入力に接続してデータ保持ループを構成
し、このデータ保持ループの一方の接点に第１のＭＯＳ
トランジスタのソースを接続し、この第１のＭＯＳトラ
ンジスタのドレインを第１のビット線に接続し、前記デ
ータ保持ループの他方の接点に第２のＭＯＳトランジス
タのソースを接続し、この第２のＭＯＳトランジスタの
ドレインを第２のビット線に接続して構成したメモリセ
ルを有する半導体集積回路装置において、 前記メモリセルをＸ方向にｎ個並べ、奇数番目のメモリ
セルの前記第１、第２のＭＯＳトランジスタのゲートに
第１のワード線を接続し、偶数番目のメモリセルの前記
第１、第２のＭＯＳトランジスタのゲートに第２のワー
ド線を接続し、Ｘ方向に互いに隣接する奇数番目のメモ
リセルの第２のビット線と偶数番目のメモリセルの第１
のビット線を共有するようにｎ＋１本のビット線を有
し、更にＹ方向に前記メモリセルをｍ個並べてマトリク
ス状にメモリセルアレイを構成し、 メモリセルの選択に際して、Ｘデコード信号によりこの
選択するメモリセルのワード線を選択し、各ビット線と
一対のＩ／Ｏ線の一方を交互に接続したＭＯＳトランジ
スタのうち、この選択するメモリセルの両側のビット線
に接続されたＭＯＳトランジスタのゲートにビット線選
択信号を与えることにより、この選択されたメモリセル
の両側のビット線と一対のＩ／Ｏ線を接続することを特
徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4083626A JPH05290577A (ja) | 1992-04-06 | 1992-04-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4083626A JPH05290577A (ja) | 1992-04-06 | 1992-04-06 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05290577A true JPH05290577A (ja) | 1993-11-05 |
Family
ID=13807687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4083626A Pending JPH05290577A (ja) | 1992-04-06 | 1992-04-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05290577A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3503106A2 (en) | 2017-12-21 | 2019-06-26 | Renesas Electronics Corporation | Semiconductor memory device |
| KR20190075821A (ko) | 2017-12-21 | 2019-07-01 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 기억 장치 |
-
1992
- 1992-04-06 JP JP4083626A patent/JPH05290577A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3503106A2 (en) | 2017-12-21 | 2019-06-26 | Renesas Electronics Corporation | Semiconductor memory device |
| KR20190075821A (ko) | 2017-12-21 | 2019-07-01 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 기억 장치 |
| CN110034118A (zh) * | 2017-12-21 | 2019-07-19 | 瑞萨电子株式会社 | 半导体存储器件 |
| US10644009B2 (en) | 2017-12-21 | 2020-05-05 | Renesas Electronics Corporation | Semiconductor memory device |
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