JPH05283679A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05283679A JPH05283679A JP10921292A JP10921292A JPH05283679A JP H05283679 A JPH05283679 A JP H05283679A JP 10921292 A JP10921292 A JP 10921292A JP 10921292 A JP10921292 A JP 10921292A JP H05283679 A JPH05283679 A JP H05283679A
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Abstract
(57)【要約】
【目的】ゲート絶縁膜の固定電荷による閾値電圧のシフ
トを少なくするとともに、チャネルホットエレクトロン
注入によるホットキャリア劣化を抑える。 【構成】ゲート絶縁膜１０２を、チャネル領域との界面
部を構成する窒素原子を１０19／cm3 以上含む窒化酸化
膜１０６と、該窒化酸化膜１０６上に配置された窒素原
子を１０19／cm3 以下の濃度で含むシリコン酸化膜１０
７からなる２層構造とした。 【効果】シリコン基板との界面の高濃度の窒素原子によ
りホットキャリア注入による界面準位の生成に対して高
い耐性を得ることができ、また、それ以外の部分の窒素
原子濃度が低いためゲート絶縁膜膜全体の平均の窒素濃
度が下がり、固定電荷が減少するとともに酸化膜トラッ
プが少なくなり、ホットキャリア注入が抑制される。
トを少なくするとともに、チャネルホットエレクトロン
注入によるホットキャリア劣化を抑える。 【構成】ゲート絶縁膜１０２を、チャネル領域との界面
部を構成する窒素原子を１０19／cm3 以上含む窒化酸化
膜１０６と、該窒化酸化膜１０６上に配置された窒素原
子を１０19／cm3 以下の濃度で含むシリコン酸化膜１０
７からなる２層構造とした。 【効果】シリコン基板との界面の高濃度の窒素原子によ
りホットキャリア注入による界面準位の生成に対して高
い耐性を得ることができ、また、それ以外の部分の窒素
原子濃度が低いためゲート絶縁膜膜全体の平均の窒素濃
度が下がり、固定電荷が減少するとともに酸化膜トラッ
プが少なくなり、ホットキャリア注入が抑制される。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置およびその
製造方法に関し、特に、ホットキャリア注入に対して強
い耐性を有するＭＩＳ型半導体装置の構造、またその製
造方法に関するものである。
製造方法に関し、特に、ホットキャリア注入に対して強
い耐性を有するＭＩＳ型半導体装置の構造、またその製
造方法に関するものである。
【０００２】
【従来の技術】図５は従来のＭＯＳ型トランジスタの構
造を示す断面図である。図において、５０１はシリコン
基板、５０２はゲート絶縁膜、５０３はゲート電極、５
０４はドレイン領域、５０５はソース領域、５１２はチ
ャネル領域である。
造を示す断面図である。図において、５０１はシリコン
基板、５０２はゲート絶縁膜、５０３はゲート電極、５
０４はドレイン領域、５０５はソース領域、５１２はチ
ャネル領域である。
【０００３】シリコン基板５０１は例えばボロン濃度１
×１０16〜１×１０17／cm3 のＰ型（００１）基板であ
る。５０２はゲート絶縁膜であり、約４〜１５ｎｍの膜
厚を持つシリコン酸化膜を９５０℃〜１０００℃の純ア
ンモニア雰囲気中で１０〜６０秒窒化したものである。
また、この窒化シリコン酸化膜を１０００℃程度の純酸
化雰囲気中で１０〜１２０秒再酸化するか、同様の温度
の不活性ガス雰囲気中で同程度アニールしてもよい。ゲ
ート電極５０３は高濃度Ｎ型にドープされた多結晶シリ
コン層または金属である。ドレイン領域５０４，ソース
領域５０５は１×１０20／cm3 以上にドープされたＮ型
シリコン領域である。
×１０16〜１×１０17／cm3 のＰ型（００１）基板であ
る。５０２はゲート絶縁膜であり、約４〜１５ｎｍの膜
厚を持つシリコン酸化膜を９５０℃〜１０００℃の純ア
ンモニア雰囲気中で１０〜６０秒窒化したものである。
また、この窒化シリコン酸化膜を１０００℃程度の純酸
化雰囲気中で１０〜１２０秒再酸化するか、同様の温度
の不活性ガス雰囲気中で同程度アニールしてもよい。ゲ
ート電極５０３は高濃度Ｎ型にドープされた多結晶シリ
コン層または金属である。ドレイン領域５０４，ソース
領域５０５は１×１０20／cm3 以上にドープされたＮ型
シリコン領域である。
【０００４】この時、ゲート絶縁膜内の窒素原子の濃度
分布は例えば図７(b) に示す、１９９０年インターナシ
ョナル エレクトロン デバイス ミーティング テク
ニカル ダイジェスト ４２７頁（1990 International
Electron Devices Meeting,Technical Digest p.427
）に示されているように、シリコン基板と絶縁膜界面
で１０22／cm3 と最も高くなっている。また、膜の大部
分の領域は１０20／cm3程度の窒素原子を含んでいる。
分布は例えば図７(b) に示す、１９９０年インターナシ
ョナル エレクトロン デバイス ミーティング テク
ニカル ダイジェスト ４２７頁（1990 International
Electron Devices Meeting,Technical Digest p.427
）に示されているように、シリコン基板と絶縁膜界面
で１０22／cm3 と最も高くなっている。また、膜の大部
分の領域は１０20／cm3程度の窒素原子を含んでいる。
【０００５】また、この文献では、薄いシリコン酸化膜
を形成した後、１１００℃のＮ2 Ｏ雰囲気中で３０秒窒
化した場合の窒素濃度プロファイルについても示してい
る。この図を図７(c) に示す。これによると、シリコン
基板と絶縁膜界面での窒素濃度はアンモニアで窒化した
場合と変化はないが、膜内の窒素濃度は１０19／cm3以
下となっている。また、同文献は純シリコン酸化膜の窒
素濃度プロファイルについても示しており、これを図７
(a) に示す。
を形成した後、１１００℃のＮ2 Ｏ雰囲気中で３０秒窒
化した場合の窒素濃度プロファイルについても示してい
る。この図を図７(c) に示す。これによると、シリコン
基板と絶縁膜界面での窒素濃度はアンモニアで窒化した
場合と変化はないが、膜内の窒素濃度は１０19／cm3以
下となっている。また、同文献は純シリコン酸化膜の窒
素濃度プロファイルについても示しており、これを図７
(a) に示す。
【０００６】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、アンモニア雰囲気で窒
化した場合、ゲート絶縁膜内に窒素が高濃度に存在する
ため、固定電荷量が多くなり、閾値電圧がシフトすると
いう問題があった。一般にアンモニアで窒化した場合、
１９８９年 インターナショナル エレクトロン デバ
イス ミーティング テクニカル ダイジェスト ２６
９頁の表２（1989 International Electron Devices Me
eting, Technical Digest p.269, Table 2）に示された
ように、また、同文献の２６７頁右段第２行ないし第３
行目に書かれたように、固定電荷は純シリコン酸化膜の
場合よりも１０11／cm2 〜１０12／cm2 多くなり、閾値
電圧は負側に０．１〜０．４Ｖシフトする。
上のように構成されているので、アンモニア雰囲気で窒
化した場合、ゲート絶縁膜内に窒素が高濃度に存在する
ため、固定電荷量が多くなり、閾値電圧がシフトすると
いう問題があった。一般にアンモニアで窒化した場合、
１９８９年 インターナショナル エレクトロン デバ
イス ミーティング テクニカル ダイジェスト ２６
９頁の表２（1989 International Electron Devices Me
eting, Technical Digest p.269, Table 2）に示された
ように、また、同文献の２６７頁右段第２行ないし第３
行目に書かれたように、固定電荷は純シリコン酸化膜の
場合よりも１０11／cm2 〜１０12／cm2 多くなり、閾値
電圧は負側に０．１〜０．４Ｖシフトする。
【０００７】また、窒素濃度が高いと酸化膜トラップが
多くなり、ドレイン電圧とゲート電圧を等しくした場合
のホットキャリア劣化、即ちチャネルホットエレクトロ
ン注入による劣化が著しいという問題があった。このこ
とは、１９９１年 インターナショナル エレクトロン
デバイス ミーティング テクニカル ダイジェスト
３６２頁の図１０及び６５１頁の図３，図４，図６
（1991 International Electron Devices Meeting Tec
hnical Digest p.362, Fig.10, p.651, Fig.3, Fig.4,
and Fig.6)に示してある。また、ＰＭＯＳトランジスタ
においては、ゲート電流最大条件でホットキャリア劣化
が著しくなるという問題点があった。
多くなり、ドレイン電圧とゲート電圧を等しくした場合
のホットキャリア劣化、即ちチャネルホットエレクトロ
ン注入による劣化が著しいという問題があった。このこ
とは、１９９１年 インターナショナル エレクトロン
デバイス ミーティング テクニカル ダイジェスト
３６２頁の図１０及び６５１頁の図３，図４，図６
（1991 International Electron Devices Meeting Tec
hnical Digest p.362, Fig.10, p.651, Fig.3, Fig.4,
and Fig.6)に示してある。また、ＰＭＯＳトランジスタ
においては、ゲート電流最大条件でホットキャリア劣化
が著しくなるという問題点があった。
【０００８】また、さらにＮ2 Ｏ雰囲気中で窒化を行う
場合、絶縁膜厚が１０ｎｍ程度の場合には、前述したよ
うに、膜中の窒素濃度は低いが、絶縁膜厚を５ｎｍ以下
にすると、膜の窒素濃度を１０19／cm3 以下にするのは
困難である。それは窒素濃度が高い領域は少なくとも５
ｎｍ程度に広がるので、膜厚が薄くなればなるほど、膜
中の窒素濃度は低くすることができなくなるためであ
る。また、Ｎ2 Ｏ雰囲気で窒化する場合、高温でかなり
長時間の熱処理が必要であるため、微小デバイスを作製
するのは困難であるという問題があった。
場合、絶縁膜厚が１０ｎｍ程度の場合には、前述したよ
うに、膜中の窒素濃度は低いが、絶縁膜厚を５ｎｍ以下
にすると、膜の窒素濃度を１０19／cm3 以下にするのは
困難である。それは窒素濃度が高い領域は少なくとも５
ｎｍ程度に広がるので、膜厚が薄くなればなるほど、膜
中の窒素濃度は低くすることができなくなるためであ
る。また、Ｎ2 Ｏ雰囲気で窒化する場合、高温でかなり
長時間の熱処理が必要であるため、微小デバイスを作製
するのは困難であるという問題があった。
【０００９】また、従来からホットエレクトロン効果を
緩和する方法として、ドレイン近傍の電界の緩和、即ち
ホットエレクトロンの発生数を減少させるためのデバイ
ス構造としてＬＤＤ（Lightly Doped Drain)がある。こ
のＬＤＤ構造の一部断面図を他の従来例として図６に示
す。図において、６０１はシリコン基板、６０２はゲー
ト絶縁膜、６０３はゲート電極、６０４は高濃度ドレイ
ン領域、６０８はサイドウォール、６０９は低濃度ドレ
イン領域、６１２はチャネル領域である。
緩和する方法として、ドレイン近傍の電界の緩和、即ち
ホットエレクトロンの発生数を減少させるためのデバイ
ス構造としてＬＤＤ（Lightly Doped Drain)がある。こ
のＬＤＤ構造の一部断面図を他の従来例として図６に示
す。図において、６０１はシリコン基板、６０２はゲー
ト絶縁膜、６０３はゲート電極、６０４は高濃度ドレイ
ン領域、６０８はサイドウォール、６０９は低濃度ドレ
イン領域、６１２はチャネル領域である。
【００１０】本構造は高濃度ドレイン領域６０４のゲー
ト近傍に低濃度なドレイン領域６０９を設ける方法で、
このような構造にするとドレイン近傍でのＰ／Ｎ接合が
階段接合から傾斜接合となり、空乏層が広がり易くな
り、さらに接合の曲率が大きくなるので強電界や電界集
中が緩和される。
ト近傍に低濃度なドレイン領域６０９を設ける方法で、
このような構造にするとドレイン近傍でのＰ／Ｎ接合が
階段接合から傾斜接合となり、空乏層が広がり易くな
り、さらに接合の曲率が大きくなるので強電界や電界集
中が緩和される。
【００１１】しかしながらこのＬＤＤにおいても、上述
のように、ゲート絶縁膜，サイドウォール内に窒素が高
濃度に存在するため、固定電荷量が多くなり、閾値電圧
がシフトするという問題があり、さらには、サイドウォ
ール領域にホットキャリアが注入され、負電荷トラップ
が生じることによってゲート電圧の制御を受けないこの
サイドウォール直下で電流経路が曲がり、トランスコン
ダクタンスの劣化や飽和電流の減少が生じるという問題
がある。
のように、ゲート絶縁膜，サイドウォール内に窒素が高
濃度に存在するため、固定電荷量が多くなり、閾値電圧
がシフトするという問題があり、さらには、サイドウォ
ール領域にホットキャリアが注入され、負電荷トラップ
が生じることによってゲート電圧の制御を受けないこの
サイドウォール直下で電流経路が曲がり、トランスコン
ダクタンスの劣化や飽和電流の減少が生じるという問題
がある。
【００１２】この発明は上記のような種々の問題点を解
消するためになされたもので、ゲート絶縁膜の固定電荷
を減らし、閾値電圧のシフトを少なくするとともに、酸
化膜トラップを減らし、チャネルホットエレクトロン注
入によるホットキャリア劣化を抑えることができるＭＩ
ＳＦＥＴの構造を得ることを目的とする。
消するためになされたもので、ゲート絶縁膜の固定電荷
を減らし、閾値電圧のシフトを少なくするとともに、酸
化膜トラップを減らし、チャネルホットエレクトロン注
入によるホットキャリア劣化を抑えることができるＭＩ
ＳＦＥＴの構造を得ることを目的とする。
【００１３】また、この発明はサイドウォール領域の固
定電荷を減らし、固定電荷による低濃度ドレイン領域の
電界変調を抑えることができるＬＤＤトランジスタの構
造を得ることを目的とする。さらに、この発明は上記の
構造を実現する絶縁膜を備えた半導体装置の製造方法を
提供することを目的とする。
定電荷を減らし、固定電荷による低濃度ドレイン領域の
電界変調を抑えることができるＬＤＤトランジスタの構
造を得ることを目的とする。さらに、この発明は上記の
構造を実現する絶縁膜を備えた半導体装置の製造方法を
提供することを目的とする。
【００１４】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体層の一主面に適当な距離を隔てて形成され
た第１導電型半導体よりなるソース，ドレイン領域と、
ソース領域とドレイン領域に挟まれたチャネル領域と、
チャネル領域の表面に設けられたゲート絶縁膜とを有す
るＭＩＳ型半導体装置において、上記ゲート絶縁膜が、
チャネル領域の界面では１０19／cm3 以上の濃度で窒素
原子を含み、それ以外の部分では窒素原子を濃度１０19
／cm3 以下で含むものである。
置は、半導体層の一主面に適当な距離を隔てて形成され
た第１導電型半導体よりなるソース，ドレイン領域と、
ソース領域とドレイン領域に挟まれたチャネル領域と、
チャネル領域の表面に設けられたゲート絶縁膜とを有す
るＭＩＳ型半導体装置において、上記ゲート絶縁膜が、
チャネル領域の界面では１０19／cm3 以上の濃度で窒素
原子を含み、それ以外の部分では窒素原子を濃度１０19
／cm3 以下で含むものである。
【００１５】また、この発明に係る半導体装置は、半導
体層の一主面に適当な距離を隔てて形成された第１導電
型半導体よりなるソース，ドレイン領域と、ソース領域
とドレイン領域に挟まれたチャネル領域と、チャネル領
域の表面に設けられたゲート絶縁膜とを有しかつ上記ド
レイン領域が高濃度領域と低濃度領域よりなるＭＩＳ型
半導体装置において、上記低濃度ドレイン領域上に、低
濃度領域との界面では窒素原子を１０19／cm3 以上含
み、それ以外の部分では窒素原子を濃度１０19／cm3 以
下含む絶縁膜を備えたものである。
体層の一主面に適当な距離を隔てて形成された第１導電
型半導体よりなるソース，ドレイン領域と、ソース領域
とドレイン領域に挟まれたチャネル領域と、チャネル領
域の表面に設けられたゲート絶縁膜とを有しかつ上記ド
レイン領域が高濃度領域と低濃度領域よりなるＭＩＳ型
半導体装置において、上記低濃度ドレイン領域上に、低
濃度領域との界面では窒素原子を１０19／cm3 以上含
み、それ以外の部分では窒素原子を濃度１０19／cm3 以
下含む絶縁膜を備えたものである。
【００１６】また、さらにこの発明に係る半導体装置の
製造方法は、シリコン層表面に酸化膜を形成し、この酸
化膜をアンモニアを含む雰囲気中で窒化し窒素原子を濃
度１０19／cm3 以上含む窒化酸化膜を形成し、この窒化
酸化膜をアニールまたは酸化して膜中の水素濃度を下げ
た後、この窒化酸化膜上に窒素原子を濃度１０19／cm3
以下で含む酸化膜を堆積するようにしたものである。
製造方法は、シリコン層表面に酸化膜を形成し、この酸
化膜をアンモニアを含む雰囲気中で窒化し窒素原子を濃
度１０19／cm3 以上含む窒化酸化膜を形成し、この窒化
酸化膜をアニールまたは酸化して膜中の水素濃度を下げ
た後、この窒化酸化膜上に窒素原子を濃度１０19／cm3
以下で含む酸化膜を堆積するようにしたものである。
【００１７】
【作用】この発明における半導体装置は、ゲート絶縁膜
を、チャネル領域の界面には窒素原子が１０19／cm3 以
上、それ以外の部分では窒素原子が１０19／cm3 以下の
濃度で含むものとしたため、シリコン基板との界面に設
けられた窒素濃度の高い絶縁層はホットキャリア注入に
よる界面準位の生成に対して高い耐性を有し、また、そ
れ以外の部分の窒素原子の濃度が１０19／cm3 以下の絶
縁層は、膜全体の平均の窒素濃度を下げ、固定電荷を減
少させるとともに酸化膜トラップを少なくし、ゲート電
圧とドレイン電圧がほぼ等しい条件でのホットキャリア
注入を抑制する。
を、チャネル領域の界面には窒素原子が１０19／cm3 以
上、それ以外の部分では窒素原子が１０19／cm3 以下の
濃度で含むものとしたため、シリコン基板との界面に設
けられた窒素濃度の高い絶縁層はホットキャリア注入に
よる界面準位の生成に対して高い耐性を有し、また、そ
れ以外の部分の窒素原子の濃度が１０19／cm3 以下の絶
縁層は、膜全体の平均の窒素濃度を下げ、固定電荷を減
少させるとともに酸化膜トラップを少なくし、ゲート電
圧とドレイン電圧がほぼ等しい条件でのホットキャリア
注入を抑制する。
【００１８】また、この発明における半導体装置は、Ｍ
ＯＳＦＥＴのＬＤＤ構造の少なくとも低濃度領域表面に
窒素を含有する絶縁膜を設け、該絶縁膜の窒素濃度を低
濃度領域との界面では１０19／cm3 以上、それ以外の部
分では１０19／cm3 以下としたため、低濃度領域界面に
設けられた窒素濃度の高い絶縁層はホットキャリア注入
による界面準位の生成に対して高い耐性を有し、また、
それ以外の窒素原子の低い絶縁層は、絶縁膜全体の平均
の窒素濃度を下げ、サイドウォール領域の固定電荷を減
少させるとともに酸化膜トラップを少なくし、低濃度領
域の電界変調が抑制される。
ＯＳＦＥＴのＬＤＤ構造の少なくとも低濃度領域表面に
窒素を含有する絶縁膜を設け、該絶縁膜の窒素濃度を低
濃度領域との界面では１０19／cm3 以上、それ以外の部
分では１０19／cm3 以下としたため、低濃度領域界面に
設けられた窒素濃度の高い絶縁層はホットキャリア注入
による界面準位の生成に対して高い耐性を有し、また、
それ以外の窒素原子の低い絶縁層は、絶縁膜全体の平均
の窒素濃度を下げ、サイドウォール領域の固定電荷を減
少させるとともに酸化膜トラップを少なくし、低濃度領
域の電界変調が抑制される。
【００１９】また、この発明における半導体装置の製造
方法は、シリコン層表面に酸化膜を形成し、この酸化膜
をアンモニアを含む雰囲気中で窒化し窒素原子を濃度１
０19／cm3 以上含む窒化酸化膜を形成し、この窒化酸化
膜をアニールまたは酸化して膜中の水素濃度を下げた
後、この窒化酸化膜上に窒素原子を濃度１０19／cm3 以
下で含む酸化膜を堆積するようにしたから、ホットキャ
リア注入による界面準位の生成に対して高い耐性を有
し、かつ固定電荷の少ない絶縁膜を容易に形成すること
ができる。
方法は、シリコン層表面に酸化膜を形成し、この酸化膜
をアンモニアを含む雰囲気中で窒化し窒素原子を濃度１
０19／cm3 以上含む窒化酸化膜を形成し、この窒化酸化
膜をアニールまたは酸化して膜中の水素濃度を下げた
後、この窒化酸化膜上に窒素原子を濃度１０19／cm3 以
下で含む酸化膜を堆積するようにしたから、ホットキャ
リア注入による界面準位の生成に対して高い耐性を有
し、かつ固定電荷の少ない絶縁膜を容易に形成すること
ができる。
【００２０】
【実施例】以下、この発明の一実施例を図について説明
する。図１は本発明の第１の実施例による半導体装置で
あるＮＭＯＳトランジスタの構造を示す断面図である。
図１において、１０１はシリコン基板、１０２はゲート
絶縁膜でこれは膜中のほとんどの部分で窒素濃度が１０
19／cm3 以上、好ましくは１０20／cm3 以上ある窒化酸
化膜１０６と、該窒化酸化膜１０６上に形成された、膜
中のほとんどの部分で窒素濃度が１０19／cm3 以下のシ
リコン酸化膜１０７とからなる。また、１０３はゲート
電極、１０４はドレイン領域、１０５はソース領域、１
１２はチャネル領域である。
する。図１は本発明の第１の実施例による半導体装置で
あるＮＭＯＳトランジスタの構造を示す断面図である。
図１において、１０１はシリコン基板、１０２はゲート
絶縁膜でこれは膜中のほとんどの部分で窒素濃度が１０
19／cm3 以上、好ましくは１０20／cm3 以上ある窒化酸
化膜１０６と、該窒化酸化膜１０６上に形成された、膜
中のほとんどの部分で窒素濃度が１０19／cm3 以下のシ
リコン酸化膜１０７とからなる。また、１０３はゲート
電極、１０４はドレイン領域、１０５はソース領域、１
１２はチャネル領域である。
【００２１】そして、窒化酸化膜１０６の膜厚は４ｎ
ｍ、シリコン酸化膜１０７の膜厚は例えば８ｎｍであ
る。また、この時の窒素濃度のプロファイルは図２に示
すようなものとなる。即ち、シリコン基板１０１に近い
約４ｎｍでは窒素濃度が１０20／cm3 以上含み、ゲート
電極１０３に近い約８ｎｍでは窒素濃度が１０19／cm3
以下含まれる。
ｍ、シリコン酸化膜１０７の膜厚は例えば８ｎｍであ
る。また、この時の窒素濃度のプロファイルは図２に示
すようなものとなる。即ち、シリコン基板１０１に近い
約４ｎｍでは窒素濃度が１０20／cm3 以上含み、ゲート
電極１０３に近い約８ｎｍでは窒素濃度が１０19／cm3
以下含まれる。
【００２２】このような本実施例では、ゲート絶縁膜１
０２を２層構造とし、シリコン基板１０１に近い約４ｎ
ｍを窒素濃度が１０20／cm3 以上含む窒化酸化膜１０
６、また、ゲート電極１０３に近い約８ｎｍを窒素濃度
が１０19／cm3 以下含むシリコン酸化膜１０７から構成
したので、チャネル領域１１２との界面に設けられた窒
素濃度の高い絶縁層１０６がホットキャリア注入による
界面準位の生成に対して高い耐性を示し、また、それ以
外の部分に設けた窒素濃度の低い絶縁層１０７が、ゲー
ト絶縁膜１０２全体の平均の窒素濃度を下げ、固定電荷
を減少させるとともに酸化膜トラップを少なくし、ゲー
ト電圧とドレイン電圧がほぼ等しい条件でのホットキャ
リア注入を抑制するという効果がある。
０２を２層構造とし、シリコン基板１０１に近い約４ｎ
ｍを窒素濃度が１０20／cm3 以上含む窒化酸化膜１０
６、また、ゲート電極１０３に近い約８ｎｍを窒素濃度
が１０19／cm3 以下含むシリコン酸化膜１０７から構成
したので、チャネル領域１１２との界面に設けられた窒
素濃度の高い絶縁層１０６がホットキャリア注入による
界面準位の生成に対して高い耐性を示し、また、それ以
外の部分に設けた窒素濃度の低い絶縁層１０７が、ゲー
ト絶縁膜１０２全体の平均の窒素濃度を下げ、固定電荷
を減少させるとともに酸化膜トラップを少なくし、ゲー
ト電圧とドレイン電圧がほぼ等しい条件でのホットキャ
リア注入を抑制するという効果がある。
【００２３】また、図３は本発明の他の実施例による半
導体装置の一部断面構造を示しており、本実施例はＬＤ
Ｄ構造に本発明を適用したものの一例である。図３にお
いて、３０１はシリコン基板、３０２はゲート絶縁膜、
３０３はゲート電極、３０４は高濃度ドレイン領域、３
０９は低濃度ドレイン領域、３０６は窒素濃度が１０19
／cm3 以上、好ましくは１０20／cm3 以上ある窒化酸化
膜、３０７は窒化酸化膜３０６上に形成された、膜中の
ほとんどの部分で窒素濃度が１０19／cm3 以下のシリコ
ン酸化膜、また、３０８はサイドウォール絶縁膜、３１
２はチャネル領域である。
導体装置の一部断面構造を示しており、本実施例はＬＤ
Ｄ構造に本発明を適用したものの一例である。図３にお
いて、３０１はシリコン基板、３０２はゲート絶縁膜、
３０３はゲート電極、３０４は高濃度ドレイン領域、３
０９は低濃度ドレイン領域、３０６は窒素濃度が１０19
／cm3 以上、好ましくは１０20／cm3 以上ある窒化酸化
膜、３０７は窒化酸化膜３０６上に形成された、膜中の
ほとんどの部分で窒素濃度が１０19／cm3 以下のシリコ
ン酸化膜、また、３０８はサイドウォール絶縁膜、３１
２はチャネル領域である。
【００２４】そして、窒化酸化膜３０６の膜厚は４ｎ
ｍ、シリコン酸化膜３０７の膜厚は例えば８ｎｍであ
る。また、この時のサイドウォール部の窒化酸化膜３０
６とシリコン酸化膜３０７の部分の窒素濃度プロファイ
ルは図２と同様になる。
ｍ、シリコン酸化膜３０７の膜厚は例えば８ｎｍであ
る。また、この時のサイドウォール部の窒化酸化膜３０
６とシリコン酸化膜３０７の部分の窒素濃度プロファイ
ルは図２と同様になる。
【００２５】このような本実施例では、ＬＤＤ構造の少
なくとも低濃度領域表面とサイドウォール絶縁膜との間
に、窒素を含有する絶縁膜を設け、この絶縁膜を２層か
ら構成し、低濃度ドレイン領域３０９に接して１０19／
cm3 以上の窒素濃度を有する薄い窒化酸化膜３０６を、
また、サイドウォール絶縁膜３０８に接して１０19／cm
3 以下の窒素濃度を有するシリコン酸化膜３０７を設け
るようにしたので、低濃度ドレイン領域３０９界面に設
けられた窒素濃度の高い窒素酸化膜３０６がホットキャ
リア注入による界面準位の生成に対して高い耐性を示
し、また、その上部の窒素原子の低いシリコン酸化膜３
０７が絶縁膜全体の平均の窒素濃度を下げ、サイドウォ
ール領域の固定電荷を減少させ、固定電荷による低濃度
ドレイン領域３０９の電界変調を抑制する効果がある。
なくとも低濃度領域表面とサイドウォール絶縁膜との間
に、窒素を含有する絶縁膜を設け、この絶縁膜を２層か
ら構成し、低濃度ドレイン領域３０９に接して１０19／
cm3 以上の窒素濃度を有する薄い窒化酸化膜３０６を、
また、サイドウォール絶縁膜３０８に接して１０19／cm
3 以下の窒素濃度を有するシリコン酸化膜３０７を設け
るようにしたので、低濃度ドレイン領域３０９界面に設
けられた窒素濃度の高い窒素酸化膜３０６がホットキャ
リア注入による界面準位の生成に対して高い耐性を示
し、また、その上部の窒素原子の低いシリコン酸化膜３
０７が絶縁膜全体の平均の窒素濃度を下げ、サイドウォ
ール領域の固定電荷を減少させ、固定電荷による低濃度
ドレイン領域３０９の電界変調を抑制する効果がある。
【００２６】また、図４に本発明に係る半導体装置の製
造方法、特にシリコン基板上に図２に示すキャリャプロ
ファイルを有する絶縁膜を形成する方法の各主要工程の
断面図を示す。図において、４０１はシリコン基板、４
１１は第１のシリコン酸化膜、４０６は第２のシリコン
酸化膜、４０７は窒化酸化膜である。
造方法、特にシリコン基板上に図２に示すキャリャプロ
ファイルを有する絶縁膜を形成する方法の各主要工程の
断面図を示す。図において、４０１はシリコン基板、４
１１は第１のシリコン酸化膜、４０６は第２のシリコン
酸化膜、４０７は窒化酸化膜である。
【００２７】以下、本実施例の製造方法を図に従って説
明する。まず、図４(a) に示すように、シリコン基板４
０１上に第１のシリコン酸化膜４１１を４ｎｍ形成す
る。
明する。まず、図４(a) に示すように、シリコン基板４
０１上に第１のシリコン酸化膜４１１を４ｎｍ形成す
る。
【００２８】次に、図４(b) に示すように、例えば９５
０℃の純アンモニア雰囲気中で１０〜６０秒窒化を行
い、例えば１０００℃程度の純酸素雰囲気中で３０秒程
度再酸化する。この再酸化による膜厚増加は１ｎｍ以下
である。こうすることによって、窒化酸化膜４０６を形
成する。
０℃の純アンモニア雰囲気中で１０〜６０秒窒化を行
い、例えば１０００℃程度の純酸素雰囲気中で３０秒程
度再酸化する。この再酸化による膜厚増加は１ｎｍ以下
である。こうすることによって、窒化酸化膜４０６を形
成する。
【００２９】ここで、アンモニア雰囲気中で窒化後、酸
素雰囲気中で再酸化するのは、アンモニア雰囲気での窒
化により窒素と同時に形成された膜中の水素濃度を下
げ、水素によるトラップを防止するためである。
素雰囲気中で再酸化するのは、アンモニア雰囲気での窒
化により窒素と同時に形成された膜中の水素濃度を下
げ、水素によるトラップを防止するためである。
【００３０】次に、図４(c) に示すように、窒化酸化膜
４０６上に９００℃以下の低温で第２のシリコン酸化膜
４０７を８ｎｍ堆積する。これにより、図２に示した窒
素濃度プロファイルを持つ絶縁膜が形成される。ここ
で、窒化酸化膜４０６の形成とシリコン酸化膜４０７の
形成は同一の装置内で行ってもよい。
４０６上に９００℃以下の低温で第２のシリコン酸化膜
４０７を８ｎｍ堆積する。これにより、図２に示した窒
素濃度プロファイルを持つ絶縁膜が形成される。ここ
で、窒化酸化膜４０６の形成とシリコン酸化膜４０７の
形成は同一の装置内で行ってもよい。
【００３１】このような図２に示した窒素濃度プロファ
イルを持つ絶縁膜をホットキャリア注入される領域に用
いると、前述したように、界面準位生成に対する耐性は
強くなり、また固定電荷や酸化膜トラップは少なくな
る。固定電荷が閾値電圧に及ぼす影響はシリコン基板に
近いほど著しくなるので、窒化酸化膜４０６はできるだ
け薄くすることが望ましい。但し、窒化酸化膜の厚みが
４ｎｍよりも薄い場合にはトンネリングを生ずることが
あるので、実施例のように４ｎｍ程度とするのが適当で
ある。酸化膜トラップへの電子のトラップはシリコン基
板４０１からどちらかというと遠い領域を中心に起きる
ので、シリコン酸化膜４０７の膜厚が窒化酸化膜よりも
厚いならば十分効果を発揮する。界面準位の生成に対す
る耐性向上は、窒化酸化膜４０６がシリコン基板４０１
と界面を有することで十分である。
イルを持つ絶縁膜をホットキャリア注入される領域に用
いると、前述したように、界面準位生成に対する耐性は
強くなり、また固定電荷や酸化膜トラップは少なくな
る。固定電荷が閾値電圧に及ぼす影響はシリコン基板に
近いほど著しくなるので、窒化酸化膜４０６はできるだ
け薄くすることが望ましい。但し、窒化酸化膜の厚みが
４ｎｍよりも薄い場合にはトンネリングを生ずることが
あるので、実施例のように４ｎｍ程度とするのが適当で
ある。酸化膜トラップへの電子のトラップはシリコン基
板４０１からどちらかというと遠い領域を中心に起きる
ので、シリコン酸化膜４０７の膜厚が窒化酸化膜よりも
厚いならば十分効果を発揮する。界面準位の生成に対す
る耐性向上は、窒化酸化膜４０６がシリコン基板４０１
と界面を有することで十分である。
【００３２】また、ゲート絶縁膜厚が、例えば２０ｎｍ
以上と厚い場合、これを窒化し、シリコン基板とゲート
絶縁膜界面に窒素濃度の高い領域を作ることは困難であ
ったし、多くの熱処理を必要とした。しかし、本実施例
によれば少ない熱処理で効率的に窒素原子が高濃度の窒
化酸化膜／シリコン基板界面を形成することができる。
以上と厚い場合、これを窒化し、シリコン基板とゲート
絶縁膜界面に窒素濃度の高い領域を作ることは困難であ
ったし、多くの熱処理を必要とした。しかし、本実施例
によれば少ない熱処理で効率的に窒素原子が高濃度の窒
化酸化膜／シリコン基板界面を形成することができる。
【００３３】なお、以上の実施例ではＮＭＯＳトランジ
スタについて述べたが、ＰＭＯＳトランジスタでも窒化
酸化膜は界面準位生成に対して耐性を持っていること、
シリコン酸化膜は酸化膜トラップや固定電荷量が少ない
ことに変わりはないことから、同様の効果が得られる。
スタについて述べたが、ＰＭＯＳトランジスタでも窒化
酸化膜は界面準位生成に対して耐性を持っていること、
シリコン酸化膜は酸化膜トラップや固定電荷量が少ない
ことに変わりはないことから、同様の効果が得られる。
【００３４】
【発明の効果】以上のように、この発明によれば、界面
準位の生成に強い窒化酸化膜をシリコン基板とゲート絶
縁膜の界面に設け、酸化膜トラップの少ないシリコン酸
化膜を酸化膜トラップに電子が注入されるゲート電極近
傍に設けた構成としたので、ホットキャリア耐性を向上
できるという効果がある。
準位の生成に強い窒化酸化膜をシリコン基板とゲート絶
縁膜の界面に設け、酸化膜トラップの少ないシリコン酸
化膜を酸化膜トラップに電子が注入されるゲート電極近
傍に設けた構成としたので、ホットキャリア耐性を向上
できるという効果がある。
【００３５】さらに、この発明によれば、サイドウォー
ル絶縁膜とシリコン基板界面に界面準位生成に対する耐
性の高い窒化酸化膜を用い、サイドウォール絶縁膜との
界面に酸化膜トラップと固定電荷の少ないシリコン酸化
膜を用いたので、ホットキャリア耐性を向上できるとと
もに、固定電荷や酸化膜トラップにトラップされた電子
による電流変調を小さくできるという効果がある。
ル絶縁膜とシリコン基板界面に界面準位生成に対する耐
性の高い窒化酸化膜を用い、サイドウォール絶縁膜との
界面に酸化膜トラップと固定電荷の少ないシリコン酸化
膜を用いたので、ホットキャリア耐性を向上できるとと
もに、固定電荷や酸化膜トラップにトラップされた電子
による電流変調を小さくできるという効果がある。
【００３６】また、この発明によれば、シリコン層表面
に酸化膜を形成してこれをアンモニアを含む雰囲気中で
窒化後、これをアニールまたは酸化し、この窒化酸化膜
上に窒素原子を濃度１０19／cm3 以下で含む酸化膜を堆
積したので、ホットキャリア注入による界面準位の生成
に対して高い耐性を有し、かつ固定電荷の少ない絶縁膜
を容易に形成できる効果がある。
に酸化膜を形成してこれをアンモニアを含む雰囲気中で
窒化後、これをアニールまたは酸化し、この窒化酸化膜
上に窒素原子を濃度１０19／cm3 以下で含む酸化膜を堆
積したので、ホットキャリア注入による界面準位の生成
に対して高い耐性を有し、かつ固定電荷の少ない絶縁膜
を容易に形成できる効果がある。
【図１】この発明の第１の実施例による半導体装置の断
面図である。
面図である。
【図２】この発明の第１の実施例による半導体装置のゲ
ート絶縁膜内の窒素濃度プロファイルを示す図である。
ート絶縁膜内の窒素濃度プロファイルを示す図である。
【図３】この発明の第２の実施例による半導体装置の一
部の断面図である。
部の断面図である。
【図４】この発明の第３の実施例による半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図５】従来例による半導体装置の断面図である。
【図６】他の従来例による半導体装置の一部の断面図で
ある。
ある。
【図７】従来例による半導体装置のゲート絶縁膜内の窒
素濃度プロファイルを示す図である。
素濃度プロファイルを示す図である。
１０１ シリコン基板 １０２ ゲート絶縁膜 １０３ ゲート電極 １０４ ドレイン領域 １０５ ソース領域 １０６ 窒化酸化膜 １０７ シリコン酸化膜 １１２ チャネル領域 ３０１ シリコン基板 ３０２ ゲート絶縁膜 ３０３ ゲート電極 ３０４ 高濃度ドレイン領域 ３０６ 窒化酸化膜 ３０７ シリコン酸化膜 ３０８ サイドウォール絶縁膜 ３０９ 低濃度ドレイン領域 ３１２ チャネル領域 ４０１ シリコン基板 ４０６ 第２のシリコン酸化膜 ４０７ 窒化酸化膜 ４１１ 第１のシリコン酸化膜
【手続補正書】
【提出日】平成４年７月２４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】また、従来からホットキャリア効果を緩和
する方法として、ドレイン近傍の電界の緩和、即ちホッ
トエレクトロンの発生数を減少させるためのデバイス構
造としてＬＤＤ（Lightly Doped Drain)がある。このＬ
ＤＤ構造の一部断面図を他の従来例として図６に示す。
図において、６０１はシリコン基板、６０２はゲート絶
縁膜、６０３はゲート電極、６０４は高濃度ドレイン領
域、６０８はサイドウォール、６０９は低濃度ドレイン
領域、６１２はチャネル領域である。
する方法として、ドレイン近傍の電界の緩和、即ちホッ
トエレクトロンの発生数を減少させるためのデバイス構
造としてＬＤＤ（Lightly Doped Drain)がある。このＬ
ＤＤ構造の一部断面図を他の従来例として図６に示す。
図において、６０１はシリコン基板、６０２はゲート絶
縁膜、６０３はゲート電極、６０４は高濃度ドレイン領
域、６０８はサイドウォール、６０９は低濃度ドレイン
領域、６１２はチャネル領域である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】このようなＬＤＤ構造では、ドレインアバ
ランシェホットキャリアがサイドウォール部に注入され
るため、サイドウォール部を窒化酸化膜としてドレイン
アバランシェホットキャリア耐性を向上させることがで
きる。しかしながらこのＬＤＤにおいても、上述のよう
に、サイドウォール内に窒素が高濃度に存在するため、
固定電荷量が多くなり、閾値電圧がシフトするという問
題があり、さらには、サイドウォール領域にホットキャ
リアが注入され、負電荷トラップが生じることによって
ゲート電圧の制御を受けないこのサイドウォール直下で
電流経路が曲がり、トランスコンダクタンスの劣化や飽
和電流の減少が生じるという問題がある。
ランシェホットキャリアがサイドウォール部に注入され
るため、サイドウォール部を窒化酸化膜としてドレイン
アバランシェホットキャリア耐性を向上させることがで
きる。しかしながらこのＬＤＤにおいても、上述のよう
に、サイドウォール内に窒素が高濃度に存在するため、
固定電荷量が多くなり、閾値電圧がシフトするという問
題があり、さらには、サイドウォール領域にホットキャ
リアが注入され、負電荷トラップが生じることによって
ゲート電圧の制御を受けないこのサイドウォール直下で
電流経路が曲がり、トランスコンダクタンスの劣化や飽
和電流の減少が生じるという問題がある。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体層の一主面に適当な距離を隔てて形成され
た第１導電型半導体よりなるソース，ドレイン領域と、
ソース領域とドレイン領域に挟まれたチャネル領域と、
チャネル領域の表面に設けられたゲート絶縁膜とを有す
るＭＩＳ型半導体装置において、上記ゲート絶縁膜が、
チャネル領域の界面付近では１０19／cm3 以上の濃度の
窒素原子を含み、それ以外の大部分の領域では１０19／
cm3 以下の濃度の窒素原子を含むものである。
置は、半導体層の一主面に適当な距離を隔てて形成され
た第１導電型半導体よりなるソース，ドレイン領域と、
ソース領域とドレイン領域に挟まれたチャネル領域と、
チャネル領域の表面に設けられたゲート絶縁膜とを有す
るＭＩＳ型半導体装置において、上記ゲート絶縁膜が、
チャネル領域の界面付近では１０19／cm3 以上の濃度の
窒素原子を含み、それ以外の大部分の領域では１０19／
cm3 以下の濃度の窒素原子を含むものである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】また、この発明に係る半導体装置は、半導
体層の一主面に適当な距離を隔てて形成された第１導電
型半導体よりなるソース，ドレイン領域と、ソース領域
とドレイン領域に挟まれたチャネル領域と、チャネル領
域の表面に設けられたゲート絶縁膜とを有しかつ上記ド
レイン領域が高濃度領域と低濃度領域よりなるＭＩＳ型
半導体装置において、上記低濃度ドレイン領域上に、低
濃度領域との界面付近では１０19／cm3 以上の濃度の窒
素原子を含み、それ以外の大部分の領域では１０19／cm
3 以下の濃度の窒素原子を含む絶縁膜を備えたものであ
る。
体層の一主面に適当な距離を隔てて形成された第１導電
型半導体よりなるソース，ドレイン領域と、ソース領域
とドレイン領域に挟まれたチャネル領域と、チャネル領
域の表面に設けられたゲート絶縁膜とを有しかつ上記ド
レイン領域が高濃度領域と低濃度領域よりなるＭＩＳ型
半導体装置において、上記低濃度ドレイン領域上に、低
濃度領域との界面付近では１０19／cm3 以上の濃度の窒
素原子を含み、それ以外の大部分の領域では１０19／cm
3 以下の濃度の窒素原子を含む絶縁膜を備えたものであ
る。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】
【作用】この発明における半導体装置は、ゲート絶縁膜
を、チャネル領域の界面付近では１０19／cm3 以上の濃
度の窒素原子を含み、それ以外の大部分の領域では１０
19／cm3 以下の濃度の窒素原子を含むものとしたため、
シリコン基板との界面に設けられた窒素濃度の高い絶縁
層はドレインアバランシェホットキャリア注入による界
面準位の生成に対して高い耐性を有し、また、それ以外
の部分の窒素原子の濃度が１０19／cm3 以下の絶縁層
は、膜全体の平均の窒素濃度を下げ、固定電荷を減少さ
せるとともに酸化膜トラップを少なくし、ゲート電圧と
ドレイン電圧がほぼ等しい条件でのチャネルホットエレ
クトロン注入を抑制する。
を、チャネル領域の界面付近では１０19／cm3 以上の濃
度の窒素原子を含み、それ以外の大部分の領域では１０
19／cm3 以下の濃度の窒素原子を含むものとしたため、
シリコン基板との界面に設けられた窒素濃度の高い絶縁
層はドレインアバランシェホットキャリア注入による界
面準位の生成に対して高い耐性を有し、また、それ以外
の部分の窒素原子の濃度が１０19／cm3 以下の絶縁層
は、膜全体の平均の窒素濃度を下げ、固定電荷を減少さ
せるとともに酸化膜トラップを少なくし、ゲート電圧と
ドレイン電圧がほぼ等しい条件でのチャネルホットエレ
クトロン注入を抑制する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】また、この発明における半導体装置は、Ｍ
ＯＳＦＥＴのＬＤＤ構造の少なくとも低濃度領域表面に
窒素を含有する絶縁膜を設け、該絶縁膜を、低濃度領域
との界面付近では１０19／cm3 以上の濃度の窒素原子を
含み、それ以外の大部分の領域では１０19／cm3 以下の
濃度の窒素原子を含むものとしたため、低濃度領域界面
に設けられた窒素濃度の高い絶縁層はドレインアバラン
シェホットキャリア注入による界面準位の生成に対して
高い耐性を有し、また、それ以外の窒素原子濃度の低い
絶縁層は、絶縁膜全体の平均の窒素濃度を下げ、サイド
ウォール領域の固定電荷を減少させるとともに酸化膜ト
ラップを少なくし、低濃度領域の電界変調が抑制され
る。
ＯＳＦＥＴのＬＤＤ構造の少なくとも低濃度領域表面に
窒素を含有する絶縁膜を設け、該絶縁膜を、低濃度領域
との界面付近では１０19／cm3 以上の濃度の窒素原子を
含み、それ以外の大部分の領域では１０19／cm3 以下の
濃度の窒素原子を含むものとしたため、低濃度領域界面
に設けられた窒素濃度の高い絶縁層はドレインアバラン
シェホットキャリア注入による界面準位の生成に対して
高い耐性を有し、また、それ以外の窒素原子濃度の低い
絶縁層は、絶縁膜全体の平均の窒素濃度を下げ、サイド
ウォール領域の固定電荷を減少させるとともに酸化膜ト
ラップを少なくし、低濃度領域の電界変調が抑制され
る。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】また、この発明における半導体装置の製造
方法は、シリコン層表面に酸化膜を形成し、この酸化膜
をアンモニアを含む雰囲気中で窒化し窒素原子を濃度１
０19／cm3 以上含む窒化酸化膜を形成し、この窒化酸化
膜をアニールまたは酸化して膜中の水素濃度を下げた
後、この窒化酸化膜上に窒素原子を濃度１０19／cm3 以
下で含む酸化膜を堆積するようにしたから、ドレインア
バランシェホットキャリア注入による界面準位の生成に
対して高い耐性を有し、かつ固定電荷の少ない絶縁膜を
容易に形成することができる。
方法は、シリコン層表面に酸化膜を形成し、この酸化膜
をアンモニアを含む雰囲気中で窒化し窒素原子を濃度１
０19／cm3 以上含む窒化酸化膜を形成し、この窒化酸化
膜をアニールまたは酸化して膜中の水素濃度を下げた
後、この窒化酸化膜上に窒素原子を濃度１０19／cm3 以
下で含む酸化膜を堆積するようにしたから、ドレインア
バランシェホットキャリア注入による界面準位の生成に
対して高い耐性を有し、かつ固定電荷の少ない絶縁膜を
容易に形成することができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】そして、窒化酸化膜１０６の膜厚は４ｎ
ｍ、シリコン酸化膜１０７の膜厚は例えば８ｎｍであ
る。また、この時の窒素濃度のプロファイルは図２に示
すようなものとなる。即ち、シリコン基板１０１に近い
約４ｎｍのほとんどの領域で窒素濃度が１０20／cm3 以
上含み、ゲート電極１０３に近い約８ｎｍのほとんどの
領域で窒素濃度が１０19／cm3 以下含まれる。
ｍ、シリコン酸化膜１０７の膜厚は例えば８ｎｍであ
る。また、この時の窒素濃度のプロファイルは図２に示
すようなものとなる。即ち、シリコン基板１０１に近い
約４ｎｍのほとんどの領域で窒素濃度が１０20／cm3 以
上含み、ゲート電極１０３に近い約８ｎｍのほとんどの
領域で窒素濃度が１０19／cm3 以下含まれる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】このような本実施例では、ゲート絶縁膜１
０２を２層構造とし、シリコン基板１０１に近い約４ｎ
ｍのほとんどの領域で、窒素濃度が１０20／cm3 以上含
む窒化酸化膜１０６、また、ゲート電極１０３に近い約
８ｎｍのほとんどの領域で窒素濃度が１０19／cm3 以下
含むシリコン酸化膜１０７から構成したので、チャネル
領域１１２との界面に設けられた窒素濃度の高い絶縁層
１０６がドレインアバランシェホットキャリア注入によ
る界面準位の生成に対して高い耐性を示し、また、それ
以外の部分に設けた窒素濃度の低い絶縁層１０７が、ゲ
ート絶縁膜１０２全体の平均の窒素濃度を下げ、固定電
荷を減少させるとともに酸化膜トラップを少なくし、ゲ
ート電圧とドレイン電圧がほぼ等しい条件でのチャネル
ホットエレクトロン注入を抑制するという効果がある。
０２を２層構造とし、シリコン基板１０１に近い約４ｎ
ｍのほとんどの領域で、窒素濃度が１０20／cm3 以上含
む窒化酸化膜１０６、また、ゲート電極１０３に近い約
８ｎｍのほとんどの領域で窒素濃度が１０19／cm3 以下
含むシリコン酸化膜１０７から構成したので、チャネル
領域１１２との界面に設けられた窒素濃度の高い絶縁層
１０６がドレインアバランシェホットキャリア注入によ
る界面準位の生成に対して高い耐性を示し、また、それ
以外の部分に設けた窒素濃度の低い絶縁層１０７が、ゲ
ート絶縁膜１０２全体の平均の窒素濃度を下げ、固定電
荷を減少させるとともに酸化膜トラップを少なくし、ゲ
ート電圧とドレイン電圧がほぼ等しい条件でのチャネル
ホットエレクトロン注入を抑制するという効果がある。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】このような本実施例では、ＬＤＤ構造の少
なくとも低濃度領域表面とサイドウォール絶縁膜との間
に、窒素を含有する絶縁膜を設け、この絶縁膜を２層か
ら構成し、低濃度ドレイン領域３０９に接して１０19／
cm3 以上の窒素濃度を有する薄い窒化酸化膜３０６を、
また、サイドウォール絶縁膜３０８に接して１０19／cm
3 以下の窒素濃度を有するシリコン酸化膜３０７を設け
るようにしたので、低濃度ドレイン領域３０９界面に設
けられた窒素濃度の高い窒素酸化膜３０６がドレインア
バランシェホットキャリア注入による界面準位の生成に
対して高い耐性を示し、また、その上部の窒素原子の低
いシリコン酸化膜３０７が絶縁膜全体の平均の窒素濃度
を下げ、サイドウォール領域の固定電荷を減少させ、固
定電荷による低濃度ドレイン領域３０９の電界変調を抑
制する効果がある。
なくとも低濃度領域表面とサイドウォール絶縁膜との間
に、窒素を含有する絶縁膜を設け、この絶縁膜を２層か
ら構成し、低濃度ドレイン領域３０９に接して１０19／
cm3 以上の窒素濃度を有する薄い窒化酸化膜３０６を、
また、サイドウォール絶縁膜３０８に接して１０19／cm
3 以下の窒素濃度を有するシリコン酸化膜３０７を設け
るようにしたので、低濃度ドレイン領域３０９界面に設
けられた窒素濃度の高い窒素酸化膜３０６がドレインア
バランシェホットキャリア注入による界面準位の生成に
対して高い耐性を示し、また、その上部の窒素原子の低
いシリコン酸化膜３０７が絶縁膜全体の平均の窒素濃度
を下げ、サイドウォール領域の固定電荷を減少させ、固
定電荷による低濃度ドレイン領域３０９の電界変調を抑
制する効果がある。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】また、図４に本発明に係る半導体装置の製
造方法、特にシリコン基板上に図２に示す窒素濃度プロ
ファイルを有する絶縁膜を形成する方法の各主要工程の
断面図を示す。図において、４０１はシリコン基板、４
１１は第１のシリコン酸化膜、４０６は第２のシリコン
酸化膜、４０７は窒化酸化膜である。
造方法、特にシリコン基板上に図２に示す窒素濃度プロ
ファイルを有する絶縁膜を形成する方法の各主要工程の
断面図を示す。図において、４０１はシリコン基板、４
１１は第１のシリコン酸化膜、４０６は第２のシリコン
酸化膜、４０７は窒化酸化膜である。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】ここで、アンモニア雰囲気中で窒化後、酸
素雰囲気中で再酸化するのは、アンモニア雰囲気での窒
化により窒素と同時に形成された膜中の水素濃度を下
げ、水素によるトラップ準位の発生を防止するためであ
る。
素雰囲気中で再酸化するのは、アンモニア雰囲気での窒
化により窒素と同時に形成された膜中の水素濃度を下
げ、水素によるトラップ準位の発生を防止するためであ
る。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】このような図２に示した窒素濃度プロファ
イルを持つ絶縁膜をドレインアバランシェホットキャリ
ア注入される領域に用いると、前述したように、界面準
位生成に対する耐性は強くなり、また固定電荷や酸化膜
トラップは少なくなる。固定電荷が閾値電圧に及ぼす影
響はシリコン基板に近いほど著しくなるので、窒化酸化
膜４０６はできるだけ薄くすることが望ましい。但し、
ゲート絶縁膜全体の厚みが４ｎｍよりも薄い場合にはト
ンネリング電流が流れるので全体の厚みは４ｎｍ以上と
するのが適当である。酸化膜トラップへの電子のトラッ
プはシリコン基板４０１からどちらかというと遠い領域
を中心に起きるので、シリコン酸化膜４０７の膜厚が窒
化酸化膜よりも厚いならば十分効果を発揮する。界面準
位の生成に対する耐性向上は、窒化酸化膜４０６がシリ
コン基板４０１と界面を有することで十分である。
イルを持つ絶縁膜をドレインアバランシェホットキャリ
ア注入される領域に用いると、前述したように、界面準
位生成に対する耐性は強くなり、また固定電荷や酸化膜
トラップは少なくなる。固定電荷が閾値電圧に及ぼす影
響はシリコン基板に近いほど著しくなるので、窒化酸化
膜４０６はできるだけ薄くすることが望ましい。但し、
ゲート絶縁膜全体の厚みが４ｎｍよりも薄い場合にはト
ンネリング電流が流れるので全体の厚みは４ｎｍ以上と
するのが適当である。酸化膜トラップへの電子のトラッ
プはシリコン基板４０１からどちらかというと遠い領域
を中心に起きるので、シリコン酸化膜４０７の膜厚が窒
化酸化膜よりも厚いならば十分効果を発揮する。界面準
位の生成に対する耐性向上は、窒化酸化膜４０６がシリ
コン基板４０１と界面を有することで十分である。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】また、この発明によれば、シリコン層表面
に酸化膜を形成してこれをアンモニアを含む雰囲気中で
窒化後、これをアニールまたは酸化し、この窒化酸化膜
上に窒素原子を濃度１０19／cm3 以下で含む酸化膜を堆
積したので、ホットキャリア注入による界面準位の生成
に対して高い耐性を有し、かつ固定電荷の少ない絶縁膜
を少ない熱処理で形成できる効果がある。
に酸化膜を形成してこれをアンモニアを含む雰囲気中で
窒化後、これをアニールまたは酸化し、この窒化酸化膜
上に窒素原子を濃度１０19／cm3 以下で含む酸化膜を堆
積したので、ホットキャリア注入による界面準位の生成
に対して高い耐性を有し、かつ固定電荷の少ない絶縁膜
を少ない熱処理で形成できる効果がある。
Claims (3)
- 【請求項１】 半導体層の一主面に適当な距離を隔てて
形成された第１導電型半導体よりなるソース，ドレイン
領域と、上記ソース領域とドレイン領域に挟まれたチャ
ネル領域と、上記チャネル領域の表面に設けられたゲー
ト絶縁膜とを有するＭＩＳ型半導体装置において、 上記ゲート絶縁膜は、上記チャネル領域との界面では１
０19／cm3 以上の濃度の窒素原子を含み、それ以外の部
分では１０19／cm3 以下の濃度の窒素原子を含むもので
あることを特徴とする半導体装置。 - 【請求項２】 半導体層の一主面に適当な距離を隔てて
形成された第１導電型半導体よりなるソース，ドレイン
領域と、上記ソース領域とドレイン領域に挟まれたチャ
ネル領域と、上記チャネル領域の表面に設けられたゲー
ト絶縁膜とを有し、かつ上記ドレイン領域が高濃度領域
と低濃度領域とからなるＭＩＳ型半導体装置において、 上記低濃度ドレイン領域表面に、該低濃度領域との界面
では濃度１０19／cm3以上の、また、それ以外の部分で
は濃度１０19／cm3 以下の窒素原子を含む絶縁膜を備え
たことを特徴とする半導体装置。 - 【請求項３】 シリコン層表面に酸化膜を形成する工程
と、 上記酸化膜をアンモニアを含む雰囲気中で窒化し、窒素
原子を濃度１０19／cm3 以上含む窒化酸化膜を形成する
工程と、 上記窒化酸化膜をアニールまたは酸化し、膜中の水素濃
度を下げる工程と、 上記窒化酸化膜上に窒素原子を濃度１０19／cm3 以下で
含む酸化膜を堆積する工程とを含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109212A JP2997599B2 (ja) | 1992-03-31 | 1992-03-31 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109212A JP2997599B2 (ja) | 1992-03-31 | 1992-03-31 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05283679A true JPH05283679A (ja) | 1993-10-29 |
| JP2997599B2 JP2997599B2 (ja) | 2000-01-11 |
Family
ID=14504442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4109212A Expired - Fee Related JP2997599B2 (ja) | 1992-03-31 | 1992-03-31 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2997599B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397720A (en) * | 1994-01-07 | 1995-03-14 | The Regents Of The University Of Texas System | Method of making MOS transistor having improved oxynitride dielectric |
| US5994749A (en) * | 1997-01-20 | 1999-11-30 | Nec Corporation | Semiconductor device having a gate electrode film containing nitrogen |
| US6054357A (en) * | 1996-12-20 | 2000-04-25 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device and method for fabricating the same |
| US6661065B2 (en) | 2000-09-01 | 2003-12-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and SOI substrate |
| US6700170B1 (en) | 1998-12-24 | 2004-03-02 | Sharp Kabushiki Kaisha | Insulated gate transistor having a gate insulator containing nitrogen atoms and fluorine atoms |
| US6730607B2 (en) * | 2000-06-16 | 2004-05-04 | Infineon Technologies Ag | Method for fabricating a barrier layer |
| US7531828B2 (en) | 2003-06-26 | 2009-05-12 | Mears Technologies, Inc. | Semiconductor device including a strained superlattice between at least one pair of spaced apart stress regions |
| US7598515B2 (en) | 2003-06-26 | 2009-10-06 | Mears Technologies, Inc. | Semiconductor device including a strained superlattice and overlying stress layer and related methods |
| US7612366B2 (en) | 2003-06-26 | 2009-11-03 | Mears Technologies, Inc. | Semiconductor device including a strained superlattice layer above a stress layer |
| JP2012231187A (ja) * | 2012-08-29 | 2012-11-22 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
-
1992
- 1992-03-31 JP JP4109212A patent/JP2997599B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397720A (en) * | 1994-01-07 | 1995-03-14 | The Regents Of The University Of Texas System | Method of making MOS transistor having improved oxynitride dielectric |
| US5541436A (en) * | 1994-01-07 | 1996-07-30 | The Regents Of The University Of Texas System | MOS transistor having improved oxynitride dielectric |
| US6054357A (en) * | 1996-12-20 | 2000-04-25 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device and method for fabricating the same |
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| US6700170B1 (en) | 1998-12-24 | 2004-03-02 | Sharp Kabushiki Kaisha | Insulated gate transistor having a gate insulator containing nitrogen atoms and fluorine atoms |
| US6730607B2 (en) * | 2000-06-16 | 2004-05-04 | Infineon Technologies Ag | Method for fabricating a barrier layer |
| US6661065B2 (en) | 2000-09-01 | 2003-12-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and SOI substrate |
| US7531828B2 (en) | 2003-06-26 | 2009-05-12 | Mears Technologies, Inc. | Semiconductor device including a strained superlattice between at least one pair of spaced apart stress regions |
| US7598515B2 (en) | 2003-06-26 | 2009-10-06 | Mears Technologies, Inc. | Semiconductor device including a strained superlattice and overlying stress layer and related methods |
| US7612366B2 (en) | 2003-06-26 | 2009-11-03 | Mears Technologies, Inc. | Semiconductor device including a strained superlattice layer above a stress layer |
| JP2012231187A (ja) * | 2012-08-29 | 2012-11-22 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2997599B2 (ja) | 2000-01-11 |
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